2021年，代工廠正在加緊各自5nm甚至3nm先進工藝的進程。與此同時，下遊晶片商又必須在基於哪種工藝設計下一代晶片做出決定。這就可能影響到在3nm是延續現有的FinFET發展，還是在3nm或2nm採用最新的環柵電晶體技術。未來，隨著FinFET能力的耗盡，晶片製造商還必須轉移到納米片FET等更先進的環柵技術…
從2007年高通首款採用65nm工藝的驍龍S1面世，到2021年即將問世的5nm工藝的驍龍875，處理器工藝節點實現了數代演進，性能、功耗、面積和成本都取得巨大發展。
有消息指出，在經過兩代7nm節點產品（驍龍855和865）由臺積電（TSMC）生產後，2021年，高通首款搭載5nm工藝的驍龍875將轉交三星生產。與此同時，蘋果的iPhone 12系列和iPad Air 2020中的A14 Bionic，以及華為Mate 40系列中所採用的麒麟9000晶片組，則都採用TSMC最新的5nm工藝生產。
一方面，代工廠正在加緊各自5nm工藝的市場進程，另一方面，下遊晶片商又必須在基於5nm工藝設計下一代晶片，還是轉向3nm或更先進節點之間做出決定。
圖1：臺積電工藝節點路線圖。（圖片來源：WikiChip）
這就可能影響到在3nm節點是延續現有的FinFET技術發展，還是在3nm或2nm節點採用最新的環柵電晶體（GAAFET）技術。GAAFET是從FinFET演變而來，這種新電晶體可提供更好的性能，但是難以製造、價格昂貴，因此遷移起來就可能很痛苦。從好的方面來說，業界正在開發新的蝕刻、圖案化等技術，以幫助向這些節點發展鋪平道路。
GAAFET推出的時間表可能因代工廠而異。三星和臺積電都採用FinFET生產7nm，也都採用FinFET過渡到5nm。這些工藝節點可同時實現速度和功耗的改進。但是到未來的3nm，三星計劃轉移到納米片FET之類的GAAFET技術。同時，臺積電則計劃首先在3nm推出FinFET，然後在3nm的後期或2nm推出GAAFET。臺積電將FinFET延續到3nm的舉動合乎邏輯——轉向新電晶體可能給客戶帶來潛在的幹擾。但是最終FinFET就行不通了，所以臺積電後續只能遷移到環柵。
其他公司也都在開發高級工藝。英特爾目前正在交付10nm產品並在研發7nm（英特爾的10nm與代工廠的7nm類似。同時，中芯國際正在加強16nm/12nm FinFET布局，其10nm/7nm則處於研發中。
所有高級工藝都很燒錢，而且並非所有晶片都需要3nm等高級工藝。實際上，由於成本不斷上升，許多人都在探索其他方案。獲得擴展優勢的另一種方法是將高級晶片集成到同一個封裝中。多家公司都在開發新的高級封裝類型。
圖2：平面電晶體、FinFET與納米片FET三者對比。（圖片來源：三星）
微型化是否走到了盡頭？
晶片由三部分組成：電晶體、觸點和互連。電晶體用作器件中的開關。高級晶片擁有多達350億個電晶體。
互連位於電晶體的頂部，由微小的銅布線方案組成，用於將電信號從一個電晶體傳輸到另一個電晶體。電晶體和互連之間通過中間工序（MOL）連接，MOL由微小的接觸結構組成。
IC微型化是推進設計的傳統方法，它是將每個工藝節點的電晶體規格縮小，然後將其集成到單個裸片上。
因此，晶片製造商每18到24個月就會通過電晶體密度的提高而推出一種新工藝技術。每種工藝都會取一個數字節點名稱。最初，節點名稱與電晶體柵極長度尺寸相關。
在每個節點上，晶片的電晶體規格都是微縮0.7倍，這樣，在相同的功率下性能就提高40%，面積就減少50%。晶片微型化技術讓新的電子產品實現了更多功能。
晶片製造商在邁向各個工藝節點的過程中都遵循這個趨勢。但是，到20nm時，傳統的平面電晶體就行不通了，這時就發生了很大的改變。從2011年開始，晶片製造商開始向FinFET遷移，從而延續摩爾定律的發展。
然而，FinFET製造起來更燒錢。結果，工藝研發成本猛增。因此，現在完全微縮節點的節奏從18個月延長到了30個月，甚至更長。
在高級節點上，英特爾繼續遵循0.7倍的微縮趨勢。但是從16nm/14nm開始，其他廠商偏離了這個趨勢，這就在市場上造成了一定混亂。
圖3：全球高級工藝密度對比。
那時，節點名稱變得模糊，不再與任何電晶體規格相關。今天，節點名稱只不過是市場術語，這個指標變得越來越沒有意義和具有誤導性。例如，在5nm或3nm節點，幾何圖形不再是5nm或3nm。此外，供應商之間的工藝通用性大大降低。對於同一節點，從臺積電到三星，還有英特爾，性能不再相同。
高級節點的微型化速度也在放緩。通常，7nm工藝的接觸式多晶間距（CPP），其範圍從56nm至57nm，金屬間距為40nm。到5nm，CPP約為45nm-50nm，金屬間距為26nm。CPP是一個關鍵的電晶體指標，用於度量源極和漏極觸點之間的距離。
另外，價格/性能優勢不再遵循相同的曲線，因此許多人都認為摩爾定律已走到了盡頭。
隨著多重圖案和EUV成本的增加，摩爾定律的經濟方面開始下降。未來，計算能力的提高可能來自新的設計和體系結構而不是微型化。也即未來晶片的計算能力將會繼續提高，但其成本的下降速度不一定再與過去相同。
圖4：光刻原理。
晶片微型化並沒有完全消失。人工智慧、伺服器和智慧型手機等對更快晶片的追求推動了高級節點的發展。但是，並不是所有人都需要高級節點。成熟工藝晶片的需求仍然旺盛，例如5G智慧型手機中所使用的RF IC和OLED驅動器IC，以及面向計算和固態驅動器應用設計的電源管理IC。
FinFET微型化
同時，在晶片微型化方面，多年來晶片製造商都遵循相同的工藝路線圖，並且電晶體類型相同。2011年，英特爾在22nm轉向FinFET，其他代工廠則是從16nm/14nm開始。
在FinFET中，電流的控制是通過在鰭片的三個側面分別製造柵極而實現的。每個FinFET具有兩到四個鰭。每個鰭片都有不同的寬度、高度和形狀。
英特爾第一代22nm FinFET的鰭片間距為60nm，鰭片高度為34nm。然後，在14nm，英特爾FinFET的鰭片間距和高度都變成42nm。
因此，英特爾是通過將鰭片做高做薄來實現FinFET的微型化。
在10nm/7nm上，晶片製造商遵循相同的方法來實現FinFET微型化。臺積電在2018年推出了首個7nm FinFET工藝，隨後是三星。同時，英特爾在經歷了幾次延誤後於2019年實現10nm出貨。
未來，代工行業的競爭將更加激烈。三星和臺積電正在加大5nm和各種半節點產品的生產和3nm的研發。
與7nm相比，三星的5nm FinFET技術可將邏輯面積最多增加25%，功耗降低20%，性能提高10%。
相比之下，TSMC的5nm FinFET工藝在相同的功耗下速度提高15%，或者在相同速度下功耗降低30%，邏輯密度為7nm節點的1.84倍。
晶片製造商在7nm和5nm節點進行了一些重大改變。為了對晶片中的關鍵特徵實現圖案化，兩家公司從傳統的193nm光刻技術過渡到了極紫外（EUV）光刻技術。使用13.5nm波長的EUV可以對此進行簡化。
但EUV不能解決晶片微縮方面的所有挑戰。解決這些挑戰需要使用多種技術，除了微型化外，還包括新材料的使用、新型嵌入式非易失性存儲器和高級邏輯架構、沉積和蝕刻新方法，以及封裝和小晶片設計的創新。
同時，三星和臺積電也在默默準備3nm工藝。過去，晶片製造商遵循相同的路線，但是今天卻出現了分歧。
3nm可能有幾種不同的方案，例如FinFET和環柵。這樣客戶就可以根據自己的需求在成本、密度、功耗和性能方面做出權衡。
如前所述，三星將推出3nm的納米片FET。臺積電也在對此進行研究，但其計劃將FinFET延續到下一代。該公司將在2021年第三季度推出3nm FinFET，環柵則是在2022或2023年左右。對此，下遊晶片商必須在成本和技術之間做出折衷。延續FinFET是一條更安全的途徑，因此許多晶片商認為臺積電是一家低風險供應商。
不過，在某種程度上，環柵技術可提供更高的性能。據悉，與3nm FinFET相比，3nm環柵具有較低的閾值電壓，並且有可能將功耗降低15%至20%。但是，由於MOL和後道工序（BEOL）相同，因此性能差異可能會低於8%。BEOL和MOL是高級晶片的瓶頸，接觸電阻是MOL中的一個問題。
BEOL用於實現晶片內的銅互連。在每個節點，由於互連尺寸變得越來越小，晶片中的阻容（RC）延遲問題變得嚴重。雖然FinFET和環柵電晶體類型不同，但它們在3nm可能具有類似的銅互連方案。RC延遲對於兩種電晶體都是一個問題。
還有其他挑戰。當鰭片寬度達到5nm時，FinFET就行不通了。5nm/3nm FinFET遇到了這個極限。
另外，與其他節點有兩個或更多鰭片相比，3nm FinFET可能只有一個鰭片。這就對鰭片的驅動功率提出更高的要求。
將FinFET擴展到3nm的一種方法是使用鍺材料作為p溝道。具有高遷移率溝道的3nm FinFET可提高性能，但存在一些集成挑戰。
轉向納米片FET
最終，FinFET微型化將會停止，因此晶片製造商必須轉移到新的電晶體，即納米片FET或相關類型。
納米片FET的勢頭始於2017年，當時三星推出了3nm的多橋溝道FET（MBCFET）——MBCFET是一種納米片FET（納米片FET又是一種環柵電晶體）。其量產定於2022年開始。
臺積電也在研究納米片。與5nm FinFET相比，納米片提供了適當的微縮，而且具有一些優勢。
納米片FET的側面基本上是個FinFET，然後將柵極包裹在其周圍。納米片由幾個分開的、垂直堆疊的水平薄片組成。每個薄片形成一個溝道。
柵極圍繞在每個薄片周圍，從而形成環柵電晶體。從理論上講，由於電流的控制是在這種結構的四個側面完成的，因此納米片FET可以提供更高的性能，並且漏電更少。
最初，納米片會有四個左右的薄片。典型的納米片寬度為12nm至16nm，厚度為5nm。這就是納米片不同於FinFET的地方。FinFET用有限數量的鰭片進行量化，這對設計人員提出了一些限制。納米片的優勢在於它可以具有不同的納米片寬度。根據設計人員的需求，每個器件可以具有不同的寬度。這為設計人員提供了一些自由，並能在性能和功耗方面實現更好的平衡。
例如，具有較寬薄片的電晶體可以實現更大的驅動電流。具有較窄的薄片可以實現較小的器件，但是驅動電流較小。
納米片與納米線有關。納米線是用電線而非薄片形成溝道，溝道寬度有限，因此驅動電流較小。
這就是納米片FET蒸蒸日上的原因。但是，在3nm左右，這項技術和FinFET面臨一些挑戰。FinFET面臨的挑戰是在微縮柵極長度的情況下對鰭片寬度和鰭片輪廓進行量子控制。納米片面臨的挑戰是n/p失衡、底片效率、間隔層、柵極長度控制和器件覆蓋率。
考慮到這些挑戰，納米片FET將需要時間來加速。
在簡單的工藝流程中，納米片FET開始於在襯底上形成超晶格結構。外延工具在襯底上交替沉積多層矽鍺（SiGe）和矽——至少包含三層SiGe和三層矽。然後使用圖案化和蝕刻在超晶格結構中形成垂直鰭，超晶格結構和鰭片形成需要精確的CD控制。
隨後的工序就比較麻煩了：內間隔層的形成。首先要使超晶格結構中的SiGe層的外部凹陷。這樣就能產生小空間而充滿電介質材料。內間隔層用於減少柵極到源極/漏極的電容，其製程控制非常關鍵。
作為解決方案，IBM和東電電子（TEL）最近面向內間隔層和溝道釋放過程發表了一種新蝕刻技術。涉及比率為150:1的各向同性SiGe幹法蝕刻技術。這項技術可實現精確的內間隔層。
然後就可以形成源極/漏極。再然後，使用蝕刻工藝去除超晶格結構中的SiGe層，所剩下的是構成溝道的矽基層或者片。
高k/金屬柵材料沉積在這一結構中。最後，形成MOL和銅互連，從而形成納米片。
上述即為這個複雜過程的簡單描述。但是，與任何新技術一樣，納米片也容易出現缺陷，這需要在晶圓廠進行更多的檢查和度量。
更多方案
Imec正在研發更先進的環柵形式，例如CFET和forksheet FET，它們的目標是2nm及以後。
圖5：電晶體結構進化路線圖。
屆時，對於大多數人來說，IC微型化可能就太燒錢了，特別是存在功耗和性能優勢的降低。這就是高級封裝技術變得越來越有吸引力的原因。不是將所有晶片功能都塞在同一個裸片上，而是將器件分解成更小的裸片，然後將它們集成到高級封裝中。
當然，這取決於應用。即使在深亞微米節點，也會出現更多這類活動。有許多公司正在研究它，在決定有哪些內容不能或不希望在5nm上集成，也即研究如何對系統進行分割。
這不是那麼容易。此外，還有幾種封裝方案可以選擇，例如2.5D、3D IC，小晶片和扇出，它們各有各的折衷。
圖6：TSMC先進封裝技術一覽。
總結
可以肯定地說，並不是所有人都需要高級節點。但是無疑，蘋果、海思、英特爾、三星和高通都需要各種先進技術。
消費者希望擁有性能更高、最新最好的系統。最大的問題是，下一代技術是否能以合適的成本提供任何真正的優勢。
編輯：hfy
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