三維封裝技術創新發展(2020年版)

本文轉自：芯思想ChipInsightsEu0EETC-電子工程專輯

從半導體發展趨勢和微電子產品系統層面來看，先進封測環節將扮演越來越重要的角色。如何把環環相扣的晶片技術鏈系統整合到一起，才是未來發展的重心。有了先進封裝技術，與晶片設計和製造緊密配合，半導體世界將會開創一片新天地。現在需要讓跑龍套三十年的封裝技術走到舞臺中央。Eu0EETC-電子工程專輯

日前，廈門大學特聘教授、雲天半導體創始人於大全博士在直播節目中指出，隨著摩爾定律發展趨緩，通過先進封裝技術來滿足系統微型化、多功能化成為集成電路產業發展的新的引擎。在人工智慧、自動駕駛、5G網絡、物聯網等新興產業的加持下，使得三維（3D）集成先進封裝的需求越來越強烈，發展迅猛。Eu0EETC-電子工程專輯

一、先進封裝發展背景

封裝技術伴隨集成電路發明應運而生，主要功能是完成電源分配、信號分配、散熱和保護。伴隨著晶片技術的發展，封裝技術不斷革新。封裝互連密度不斷提高，封裝厚度不斷減小，三維封裝、系統封裝手段不斷演進。隨著集成電路應用多元化，智慧型手機、物聯網、汽車電子、高性能計算、5G、人工智慧等新興領域對先進封裝提出更高要求，封裝技術發展迅速，創新技術不斷出現。Eu0EETC-電子工程專輯

於大全博士在分享中也指出，之前由於集成電路技術按照摩爾定律飛速發展，封裝技術跟隨發展。高性能晶片需要高性能封裝技術。進入2010年後，中道封裝技術出現，例如晶圓級封裝（WLP，Wafer Level Package）、矽通孔技術（TSV，Through Silicon Via）、2.5D Interposer、3DIC、Fan-Out 等技術的產業化，極大地提升了先進封裝技術水平。Eu0EETC-電子工程專輯

當前，隨著摩爾定律趨緩，封裝技術重要性凸顯，成為電子產品小型化、多功能化、降低功耗，提高帶寬的重要手段。先進封裝向著系統集成、高速、高頻、三維方向發展。Eu0EETC-電子工程專輯

圖1展示了當前主流的先進封裝技術平臺，包括Flip-Chip、WLCSP、Fan-Out、Embedded IC、3D WLCSP、3D IC、2.5D interposer等7個重要技術。其中絕大部分和晶圓級封裝技術相關。支撐這些平臺技術的主要工藝包括微凸點、再布線、植球、C2W、W2W、拆鍵合、TSV工藝等。先進封裝技術本身不斷創新發展，以應對更加複雜的三維集成需求。當前，高密度TSV技術/Fan-Out扇出技術由於其靈活、高密度、適於系統集成，而成為目前先進封裝的核心技術。 Eu0EETC-電子工程專輯

圖1:先進封裝技術平臺與工藝Eu0EETC-電子工程專輯

封裝技術的發展得益於互連技術的演進和加工精度的顯著提高。目前三種主要用於集成電路（IC）晶片封裝的互連技術分別為：引線鍵合技術（Wire Bond，WB）、倒裝晶片技術（Flip Chip，FC）和矽通孔技術（Through Silicon Via，TSV）。由於現代微電子晶圓級加工能力的大幅度提升，晶圓級封裝的布線能力億達到微米量級。從線寬互連能力上看，過去50年，封裝技術從1000µm提高到1µm，甚至亞微米，提高了1000倍。微凸點互連節距也從幾百微米，發展到當前3D IC 的40微米節距，很快將發展到無凸點5微米以下節距。Eu0EETC-電子工程專輯

圖2:主要封裝技術發展Eu0EETC-電子工程專輯

二、三維封裝技術發展

1、2.5D/3D IC技術

1.1 2.5DEu0EETC-電子工程專輯

為解決有機基板布線密度不足的問題，帶有TSV垂直互連通孔和高密度金屬布線的矽基板應運而生。連接矽晶圓兩面並與矽基體和其他通孔絕緣的電互連結構，採用TSV集成，可以提高系統集成密度，方便實現系統級的異質集成。Eu0EETC-電子工程專輯

帶有TSV的矽基無源平臺被稱作TSV轉接板（Interposer），應用TSV轉接板的封裝結構稱為2.5D Interposer。在2.5D Interposer封裝中，若干個晶片並排排列在Interposer上，通過Interposer上的TSV結構、再分布層（Redistribution Layer，RDL）、微凸點（Bump）等，實現晶片與晶片、晶片與封裝基板間更高密度的互連。其特徵是正面有多層細節距再布線層，細節距微凸點，主流TSV深寬比達到10:1，厚度約為100µm。Eu0EETC-電子工程專輯

臺積電2008年底成立集成互連與封裝技術整合部門，2009年開始戰略布局三維集成電路（3D IC）系統整合平臺。2010年開始2.5D Interposer的研發，2011年推出2.5D Interposer技術CoWoS（Chip on Wafer on Substrate）。第一代CoWoS採用65納米工藝，線寬可以達到0.25µm，實現4層布線，為FPGA、GPU等高性能產品的集成提供解決方案。賽靈思（Xilinx）型號為「Virtex-7 2000T FPGA」的產品是最具代表性的CoWoS產品之一。Eu0EETC-電子工程專輯

圖3:賽靈思Virtex-7 2000T FPGA結構示意圖Eu0EETC-電子工程專輯

如圖3所示，基於2.5D轉接板技術的Virtex-7 2000T FPGA產品將四個不同的28nm工藝的FPGA晶片，實現了在無源矽中介層上並排互聯，同時結合微凸點工藝以及TSV技術，構建了比其他同類型組件容量多出兩倍且相當於容量達2000萬門ASIC的可編程邏輯器件，實現了單顆28nm FPGA邏輯容量，超越了摩爾定律限制。賽靈思藉助臺積電（TSMC）的2.5D-TSV轉接板技術平臺在2011年實現小批量供貨。Eu0EETC-電子工程專輯

註：芯思想研究院指出，真正引爆CoWoS的產品是人工智慧（AI）晶片。2016年，英偉達（Nvidia）推出首款採用CoWoS封裝的繪圖晶片GP100，為全球AI熱潮拉開序幕；2017年Google在AlphaGo中使用的TPU 2.0也採用CoWoS封裝；2017年英特爾（Intel）的Nervana也不例外的交由臺積電代工，採用CoWoS封裝。因成本高昂而坐冷板凳多年CoWoS封測產能在2017年首度擴充。Eu0EETC-電子工程專輯

1.2 3D IC-HBMEu0EETC-電子工程專輯

高密度TSV的第二個重要應用產品是高帶寬存儲器（HBM）。TSV技術在解決存儲器容量和帶寬方面具有決定性作用，通過高密度TSV技術垂直互連方式，將多個DDR晶片堆疊在一起後和GPU封裝在一起，形成大容量，高位寬的DDR組合陣列提升存儲器容量和性能。Eu0EETC-電子工程專輯

2013年10月HBM成為了JEDEC通過的工業標準，首個使用HBM的設備是AMD Radeon Fury系列顯示核心。Eu0EETC-電子工程專輯

2016年1月第二代HBM（HBM2）成為工業標準。2016年英偉達發布的新款旗艦型Tesla運算加速卡Tesla P100、超微半導體（AMD）的Radeon RX Vega系列、英特爾的Knight Landing就採用了HBM2。Eu0EETC-電子工程專輯

例如，AMD Radeon Vega GPU中使用的HBM2，由8個8Gb 晶片和一個邏輯晶片通過TSV和微凸點垂直互連， 每個晶片內包含5000個TSV，在一個HBM2中，超過40000個TSV通孔。Eu0EETC-電子工程專輯

HBM堆疊沒有以物理方式與CPU或GPU集成，而是通過細節距高密度TSV轉接板互連，HBM具備的特性幾乎和晶片集成的RAM一樣，因此，具有更高速，更高帶寬。適用於高存儲器帶寬需求的應用場合。Eu0EETC-電子工程專輯

於大全博士評價：HBM與CPU/GPU通過2.5D TSV轉接板技術的完美結合，從晶片設計、製造、系統封裝呈現了迄今為止人類先進的電子產品系統。而我國在這個尖端領域全面落後，亟需協同創新。Eu0EETC-電子工程專輯

於大全博士在報告分享中指出，當前，TSV開孔在約10μm，深寬比在約10：1，微凸點互連節距在40-50μm。在有源晶片中，由於TSV本身佔據面積較大，且有應力影響區，因此，亟待進一步小型化，降低成本。從技術發展來看，TSV開口向著5μm以下，深寬比10以上方向發展，微凸點互連向著10μm節距、無凸點方向發展。Eu0EETC-電子工程專輯

圖4:高性能3D TSV產品路線圖Eu0EETC-電子工程專輯

圖4總結了近幾年高性能3D TSV產品路線圖，可以看到越來越多的CPU、GPU、存儲器開始應用TSV技術。一方面是TSV技術不斷成熟，另一方面，和高性能計算、人工智慧的巨大需求牽引分不開。Eu0EETC-電子工程專輯

1.3 各家3D IC技術

1.3.1 臺積電SoICEu0EETC-電子工程專輯

根據2018年4月臺積電在美國加州 Santa Clara的24 屆年度技術研討會上的說明，SoIC是一種創新的多晶片堆疊技術，是一種將帶有TSV的晶片通過無凸點混合鍵合實現三維堆疊。Eu0EETC-電子工程專輯

SoIC技術的出現表明未來的晶片能在接近相同的體積裡，增加雙倍以上的性能。這意味著SoIC技術可望進一步突破單一晶片運行效能，更可以持續維持摩爾定律。Eu0EETC-電子工程專輯

據悉SoIC根植於臺積電的CoWoS與多晶圓堆疊（WoW，Wafer-on-Wafer）封裝，SoIC特別倚重於CoW（Chip-on-wafer）設計，如此一來，對於晶片業者來說，採用的IP都已經認證過一輪，生產上可以更成熟，良率也可以提升，也可以導入存儲器晶片應用。Eu0EETC-電子工程專輯

更重要的是，SoIC能對10納米或以下的製程進行晶圓級的鍵合技術，這將有助於臺積電強化先進工藝製程的競爭力。Eu0EETC-電子工程專輯

在2018年10月的第三季法說會上，臺積電給出了明確量產的時間，2021年SoIC技術就將進行量產。Eu0EETC-電子工程專輯

1.3.2 英特爾3D封裝技術FoverosEu0EETC-電子工程專輯

英特爾在2014年就首度發表高密度2.5D晶片封裝技術EMIB（Embedded Multi-Die Interconnect Bridge，嵌入式多核心互聯橋接），表示該技術是2.5D封裝的低成本替代方案；在2018年的HotChip大會上，發布了採用高密度2D晶片封裝技術EMIB封裝的晶片；EMIB能夠把採用不同節點工藝（10nm、14nm及22nm）和不同材質（矽、砷化鎵）、不同功能（CPU、GPU、FPGA、RF）的晶片封裝在一起做成單一處理器。英特爾表示，EMIB技術首先與典型的2.5D封裝採用矽中介層不同，EMIB是在兩個互連晶片的邊緣嵌入的一小塊矽，直到「橋梁」的作用；其次EMIB對晶片尺寸大小沒有限制，從而在理論上保證了異質晶片的互連。Eu0EETC-電子工程專輯

2018年12月，英特爾首次展示了邏輯計算晶片高密度3D堆疊封裝技術Foveros，採用3D晶片堆疊的系統級封裝（SiP），來實現邏輯對邏輯（logic-on-logic）的晶片異質整合，通過在水平布置的晶片之上垂直安置更多面積更小、功能更簡單的小晶片來讓方案整體具備更完整的功能。Eu0EETC-電子工程專輯

英特爾表示，Foveros 為整合高性能、高密度和低功耗矽工藝技術的器件和系統鋪平了道路。Foveros 有望首次將晶片的堆疊從傳統的無源中間互連層和堆疊存儲晶片擴展到CPU、GPU和人工智慧處理器等高性能邏輯晶片。Eu0EETC-電子工程專輯

為結合高效能、高密度、低功耗晶片製程技術的裝置和系統奠定了基礎。Foveros預期可首度將3D晶片堆棧從傳統的被動矽中介層（passive interposer）和堆棧內存，擴展到CPU、GPU、AI等高效能邏輯運算晶片。Eu0EETC-電子工程專輯

Foveros提供了極大的靈活性，因為設計人員可在新的產品形態中「混搭」不同的技術專利模塊與各種存儲晶片和I/O配置。並使得產品能夠分解成更小的「晶片組合」，其中I/O、SRAM和電源傳輸電路可以集成在基礎晶片中，而高性能邏輯「晶片組合」則堆疊在頂部。Eu0EETC-電子工程專輯

英特爾Foveros技術以3D堆棧的SiP封裝來進行異質晶片整合，也說明了SiP將成為後摩爾定律時代重要的解決方案，晶片不再強調製程微縮，而是將不同製程晶片整合為一顆SiP模塊。 Eu0EETC-電子工程專輯

例如可以在CPU之上堆疊各類小型的IO控制晶片，從而製造出兼備計算與IO功能的產品；也可以將晶片組與各種Type-C、藍牙、WiFi等控制晶片堆疊在一起，製造出超高整合度的控制晶片。Eu0EETC-電子工程專輯

據悉，英特爾從2019年下半年開始推出一系列採用Foveros技術的產品。首款Foveros產品將整合高性能10nm計算堆疊「晶片組合」和低功耗22FFL基礎晶片。它將在小巧的產品形態中實現世界一流的性能與功耗效率。Eu0EETC-電子工程專輯

1.3.3 英特爾2D/3D技術融合Co-EMIBEu0EETC-電子工程專輯

EMIB封裝和Foveros 3D封裝技術利用高密度的互連技術，讓晶片在水平和垂直方向上獲得延展，實現高帶寬、低功耗，並實現相當有競爭力的 I/O 密度。 Eu0EETC-電子工程專輯

2019年公司發布了Co-EMIB技術，這是在2D EMIB技術的升級版，能夠將兩個或多個 Foveros元件互連，實現更高的計算性能和數據交換能力，還能夠以非常高的帶寬和非常低的功耗連接模擬器、內存和其他模塊，基本達到單晶片性能。Eu0EETC-電子工程專輯

半導體產業界都在不斷的去推動先進多晶片封裝架構的發展，更好的滿足高帶寬、低功耗的需求。前面介紹的EMIB、Foveros、Co-EMIB等先進封裝技術僅僅只是物理層面的，除此之外，IO接口技術和互連技術也是實現多晶片異構封裝的關鍵因素。Eu0EETC-電子工程專輯

英特爾表示，公司互連技術的研發主要體現正在三個方向：用於堆疊裸片的高密度垂直互連、實現大面積拼接的全橫向互連、帶來高性能的全方位互連。希望可以實現更高帶寬和低延遲。Eu0EETC-電子工程專輯

2、扇出（Fan-Out）封裝技術

扇出封裝技術相比扇入（Fan-in）封裝，對於晶片I/O數目、封裝尺寸沒有限制，可以進行多晶片的系統封裝；同時晶圓級扇出技術取消了基板和凸點，不需倒裝工藝，具有更薄的封裝尺寸、優異的電性能、易於多晶片系統集成等優點。Eu0EETC-電子工程專輯

英飛凌於2004年推出eWLB（Embedded Wafer Level BGA）就是典型的扇出封裝技術，後來授權給日月光（ASE）、星科金朋（STATS ChipPAC，被長電科技收購）、 Nanium（被Amkor）收購；飛思卡爾（Freescale）幾乎與英飛凌同時提出了類似概念，被稱為RCP技術，2010年授權給Nepes。Eu0EETC-電子工程專輯

應用模塑料扇出的eWLB封裝技術最主要的難點是由於CTE不匹配帶來的翹曲問題，這導致對準精度差、圓片拿持困難。另外晶片在貼片和塑封過程中以及塑封后翹曲導致的位置偏移，對於高密度多晶片互連是一個巨大挑戰。Eu0EETC-電子工程專輯

隨著扇出封裝工藝技術逐漸成熟，成本不斷降低，同時加上晶片工藝的不斷提升，扇出封裝將出現爆發性增長。Eu0EETC-電子工程專輯

2.1 臺積電InFO

扇出封裝最具代表性的是臺積電研發的InFO技術，InFO帶動了整個業界研發三維扇出堆疊技術的熱潮。 Eu0EETC-電子工程專輯

InFO是將CoWoS結構儘量簡化，最後出來一個無須矽中介層的精簡設計，可以讓晶片與晶片之間直接連結，減少厚度，成本也相對較CoWoS低廉，但又能夠有良好的表現，適用於追求性價比的移動通信領域，在手機處理器封裝中，減低30%的厚度，騰出寶貴的手機空間給電池或其他零件。這就是2016年首次開始在蘋果的A10處理器中採用InFO封裝，首度用在蘋果iPhone 7與iPhone 7Plus中。InFO成為臺積電獨佔蘋果A系列處理器訂單的關鍵。Eu0EETC-電子工程專輯

圖5:臺積電InFO技術（圖片來源：C. F. Tseng et al., ECTC 2016, pp 1）Eu0EETC-電子工程專輯

圖5展示了臺積電InFO技術，通過將晶片埋入模塑料，以銅柱實現三維封裝互連。InFO技術為蘋果A10、A11、A12處理器和存儲器的PoP封裝提供了新的封裝方案，拓展了WL-FO的應用，讓Fan-Out技術成為行業熱點。Eu0EETC-電子工程專輯

A11處理器尺寸10mm×8.7mm, 比A10處理器小30%以上，塑封后表面3層布線，線寬8µm，密度並不高，主要原因還是重構模塑料圓片表面布線良率和可靠性問題。A11處理器InFO PoP的封裝尺寸13.9×14.8mm，與A10相比小8%，厚度790µm。臺積電InFO技術的成功得益於強大的研發能力和商業合作模式。推出InFO技術，是為了提供AP製造和封裝整體解決方案，即使在最初良率很低的情況下，臺積電也能持續進行良率提升，這對封測廠來說是不可能的。Eu0EETC-電子工程專輯

InFO技術的巨大成功推動製造業、封測業以及基板企業投入了大量人力物力開展三維扇出技術的創新研發。業界也發現，很多原本需要2.5D TSV轉接板封裝可以通過三維扇出來完成，解決了TSV轉接板成本太高，工藝太複雜的問題。Eu0EETC-電子工程專輯

根據不同產品類別，臺積電的InFO技術發展也將隨之進行調整，推出適用於HPC（High Performance Computer）高效能運算電腦的InFO-oS（InFO_on substrate）、伺服器及存儲器的InFO-MS（InFO with Memory on Substrate），以及5G通訊天線封裝方面的InFO-AiP（InFO Antennas in Packag）。Eu0EETC-電子工程專輯

2018年臺積電推出InFO_oS技術用於並排封裝兩個晶片，晶片與晶片之間的互連為2um。晶片之間的間隙小於70um；InFO_MS和InFO_oS基本相同，但在SoC旁邊帶有HBM（高帶寬內存）。Eu0EETC-電子工程專輯

2.2 華天科技eSiFO

華天科技於2015年開始扇出封裝技術開發，與使用模塑料塑封不同，華天科技開發了埋入矽基板扇出型封裝技術eSiFO®（embedded Silicon Fan-out）。如圖13所示，eSiFO使用矽基板為載體，通過在矽基板上刻蝕凹槽，將晶片正面向上放置且固定於凹槽內，晶片表面和矽圓片表面構成了一個扇出面，在這個面上進行多層布線，並製作引出端焊球，最後切割，分離、封裝。Eu0EETC-電子工程專輯

eSiFO技術具有如下優點：Eu0EETC-電子工程專輯

1)可以實現多晶片系統集成SiP，易於實現晶片異質集成Eu0EETC-電子工程專輯

2)滿足超薄和超小晶片封裝要求，細節距焊盤晶片集成(<60µm)，埋入晶片的距離可小於30µmEu0EETC-電子工程專輯

3)與標準晶圓級封裝兼容性好Eu0EETC-電子工程專輯

4)良好的散熱性和電性Eu0EETC-電子工程專輯

5)可以在有源晶圓上集成Eu0EETC-電子工程專輯

6)工藝簡單，翹曲小，無塑封/臨時鍵合/拆鍵合Eu0EETC-電子工程專輯

7)封裝靈活：WLP/BGA/LGA/QFP等Eu0EETC-電子工程專輯

8)與TSV技術結合可實現高密度三維集成Eu0EETC-電子工程專輯

圖6:兩顆晶片SiP集成（圖片來源：華天科技）Eu0EETC-電子工程專輯

基於eSiFO技術的產品包括RF Transceivers、Controller、Sensors、4G射頻前端、毫米波晶片，FPGA等等。圖6展示了兩個晶片集成的SiP封裝。特別的，這裡兩個晶片同時置於一個異形腔體內，晶片之間的距離只有幾十微米。這樣保證了晶片間高密度的互連。Eu0EETC-電子工程專輯

華天的eSiFO已實現量產，其中一個典型高密度多晶片系統封裝產品出貨量已達數百萬顆。2020年2月，eSiFO®核心技術獲得了美國專利授權（EMBEDDED SILICON SUBSTRATE FAN-OUT TYPE 3D PACKAGING STRUCTURE，US10559525 B2）。2020年3月榮獲崑山市祖衝之攻關計劃「金π獎」（唯一金獎）。Eu0EETC-電子工程專輯

2.3各家FOPLP

近年來FOPLP（面板級扇出封裝）封裝技術受到的關注逐漸提高，如安靠（Amkor）、日月光（ASE）、英特爾（Intel）、納沛斯（nepes）、力成科技（PTI）、三星電機（SEMCO）、矽品（SPIL）、欣興電子（Unimicron）等大廠，都紛紛投入面板級扇出型封裝（Fan-Out Panel Level Packaging，FOPLP）技術研發，期待藉此達到比晶圓級扇出型封裝（Fan-Out Wafer Level Packaging，FOWLP）更高的生產效益。成本儼然成為FOPLP的最大優勢，在成本的考量之下，FOPLP受到相關業者的認可。Eu0EETC-電子工程專輯

2016年，三星電機成立了新的FOPLP部門，並建設了生產線，最初是用來生產電源管理晶片(PMIC)，進入2018年之後，開始為三星Galaxy Watch製造用於應用處理器（AP）晶片，三星電機在FOPLP技術投入給4億美元 ，PMIC和DRAM 採用SiP-ePoP封裝。PMIC和AP左右放置嵌入到基板中，實現垂直互連。Galaxy Watch PLP 具有三層RDLs和背面一層布線，減少20%封裝厚度，提高了電、熱、擴展電池容量。Eu0EETC-電子工程專輯

日月光也推出面板級扇出型（Panel FO）封裝，2019 年底產線建置完成，將於2020 下半年量產，應用在射頻（RF）、射頻前端模組（FEM）、電源（Power）、Server。Eu0EETC-電子工程專輯

力成科技2016年在新竹科學園區建成首條Fine Line FOPLP產線試運行，2018年6月進入小批量生產階段。產品是聯發科電源管理晶片（PMIC）封測訂單，首顆採用FOPLP封裝技術的聯發科晶片於2018年第三季度問世，應用於車用雷達領域。Eu0EETC-電子工程專輯

中科四合面板級扇出封裝工藝開始批量進入應用。歷時四年研發，中科四合已完成低引腳數的分立器件板級扇出封裝技術開發與量產，2019年Q4已實現DFN類封裝產品月產能達到180KK，量產封裝尺寸涵蓋DFN0603、DFN1006、DFN2510、DFN3x3等，產品可靠性符合汽車級AEC-Q101標準，量產產品類型覆蓋TVS器件、肖特基二極體等，目前單晶片和多晶片集成的MOSFET產品、電源模塊、GaN模組等產品正在開發中。2020年，中科四合會持續加大板級扇出封裝工藝的量產產能，DFN類封裝產能在2020年的Q3要實現單月產能突破300KK，量產產品類型要從二極體類產品擴展至MOSFET產品線。Eu0EETC-電子工程專輯

3、三維玻璃通孔封裝

玻璃通孔（Through Glass Via，TGV）技術是一種應用於圓片級三維封裝互連技術。可以應用於2.5D轉接板集成、MEMS器件三維封裝等領域。Eu0EETC-電子工程專輯

由於玻璃具有介電常數低，損耗角小等特性，TGV在射頻傳輸方面有更大的優勢。Eu0EETC-電子工程專輯

TGV具有優良高頻電學特性，工藝流程簡單，不需沉積絕緣層；機械穩定性強、翹曲小且成本低，大尺寸玻璃易於獲取；在射頻組件、光電集成，MEMS等方面得到廣泛運用。Eu0EETC-電子工程專輯

圖7：廈門雲天eGFO技術Eu0EETC-電子工程專輯

廈門雲天半導體（Sky-semi）擁有領先的TGV技術，具有低成本通孔加工技術和電鍍填充技術。Eu0EETC-電子工程專輯

4、3D WLCSP技術

通過晶圓級封裝（wafer level package）技術可以實現晶片封裝後面積尺寸和晶片本身面積尺寸保持一致，不額外增加面積；其次擁有極短的電性傳輸距離，使晶片運行速度加快，功率降低；同時還大大降低了傳感器晶片的封裝成本。Eu0EETC-電子工程專輯

華天科技在基於TSV的3D WLCSP量產圖像傳感器的基礎上，於2016年開始研發應用於指紋傳感器的3D WLCSP，並於10月順利量產，並批量供貨給華為MATE9。Eu0EETC-電子工程專輯

於大全在分享中也指出，目前，通信已經進入5G時代，RF、濾波（Filter）和SAW等器件數量大幅增加，如何保持最優化的晶片面積，將推動WLP、SiP技術將獲得更廣泛應用。Eu0EETC-電子工程專輯

圖8:先進封裝：5G通訊核心技術之一Eu0EETC-電子工程專輯

雲天半導體可實現4/6英寸晶圓級晶片尺寸封裝，採用薄膜製作空腔，具有超薄超小封裝尺寸，目前已完成多款晶圓級三維集成工藝開發。Eu0EETC-電子工程專輯

雲天半導體還率先開發了基於玻璃基板的IPD集成技術（WL-IPD），開展了高Q值電感、微帶濾波器、天線、變壓器等一系列射頻器件研發，具有低成本，高性能，易於三維集成等突出優點。研發了應用於毫米波封裝的嵌入式玻璃扇出技術（eGFO）。這項獨特的技術有可能滿足下一代毫米波晶片對高線性度，低噪聲，低損耗封裝互連和更高板級可靠性的需求。目前已經為客戶提供了77GHz+天線和94GHz雷達晶片的封裝解決方案。Eu0EETC-電子工程專輯

三、晶圓級三維集成新趨勢

TSV轉接板CoWoS技術在高性能集成領域優勢明顯，但成本過高，只適合高端產品。扇出封裝的整體市場還不大，除去InFO在AP上大規模應用，缺乏規模化量產應用。需要解決的是良率、可靠性，以及具體產品應用時，和傳統封裝的性價比情況。Eu0EETC-電子工程專輯

圖9:幾種三維晶圓級技術比較Eu0EETC-電子工程專輯

最近，臺積電又提出了SoIC（System on Integrated Circuit）的概念。該技術本質上屬於3D IC技術範疇，主要採用為W2W、C2W混合鍵合技術，實現10µm以下I/O節距互連，減少寄生效應，提高性能。晶片本身可以具有用於三位互連的TSV結構，由於取消了凸點，集成堆疊的厚度更薄。該技術適於多種封裝形式，不同產品應用。此技術不僅可以持續維持摩爾定律，也可望進一步突破單一晶片運行效能瓶頸。Eu0EETC-電子工程專輯

2019年3月，中芯長電發布世界首個超寬頻雙極化的5G毫米波天線晶片晶圓級集成封裝SmartAiP（Smart Antenna in Package）工藝技術，這是SmartAiP 3D-SiP工藝平臺首次在具體市場領域得到應用。SmartAiP®通過超高的垂直銅柱互連提供更強三維(3D)集成功能，加上成熟的多層雙面再布線(RDL)技術，結合晶圓級精準的多層天線結構、晶片倒裝及表面被動組件，使得SmartAiP®實現了5G天線與射頻前端晶片模塊化和微型化的高度集成加工，具有集成度高、散熱性好、工藝簡練的特點。Eu0EETC-電子工程專輯

2020年 Intel發布了Lakefield處理器，該處理器將使用多塊10nm製造的計算晶片（compute die）堆疊在使用22nm製造的基底晶片（base die）上，這個22nm晶片即「有源轉接板」（active interposer）。10nm計算晶片與22nm基底晶片之間使用TSV通孔做電氣互聯，同時計算晶片之間的通信則通過基底晶片中的互聯來完成。可以預見，這種有源轉接板將不斷得到應用。Eu0EETC-電子工程專輯

於大全博士認為，有源晶片高密度TSV互連技術的出現，以HBM和有源轉接板集成技術為代表，標誌著前道封裝時代的到來。Eu0EETC-電子工程專輯

四、總結

先進封裝技術越來越依賴於先進位造工藝，越來越依賴於設計與製造企業之間的緊密合作，因此，具有前道工藝的代工廠或IDM企業在先進封裝技術研發與產業化方面具有技術、人才和資源優勢，利用前道技術的封裝技術逐漸顯現。Eu0EETC-電子工程專輯

臺積電近年來成為封裝技術創新的引領者。從臺積的CoWoS到InFO，再到SoIC，實際上是一個2.5D、3D 封裝，到真正三維集成電路，即3D IC的過程，代表了技術產品封裝技術需求和發展趨勢。作為封測代工企業（OSAT），面臨前道企業在先進封裝技術領域的競爭，必須尋求對應低成本高性能封裝技術，展開差異化競爭，才能在激烈的競爭中不斷發展。Eu0EETC-電子工程專輯

隨著集成電路應用多元化，智慧型手機、物聯網、汽車電子、高性能計算、5G、人工智慧等新興領域對先進封裝提出更高要求，封裝技術發展迅速，創新特別活躍，競爭特別激烈。Eu0EETC-電子工程專輯

先進封裝向著系統集成、高速、高頻、三維、超細節距互連方向發展；晶圓級三維封裝成為多方爭奪焦點，臺積電成為封裝技術創新的引領，利用前道技術的前道封裝技術逐漸顯現。Eu0EETC-電子工程專輯

高密度TSV技術/FO扇出技術成為新時代先進封裝的核心技術。技術本身不斷創新發展，以應對更加複雜的三維集成需求。其中針對高性能CPU/GPU應用，2.5D TSV轉接板作為平臺型技術日益重要。存儲器，特別是HBM產品，得益於TSV技術，帶寬得到大幅度提升。Eu0EETC-電子工程專輯

扇出型封裝由於適應了多晶片三維系統集成需求，得到了快速發展。多種多樣的扇出技術不斷湧現，以滿足高性能、低成本要求。一些扇出技術的研發是為了取代2.5D高成本方案，但三維扇出的垂直互連密度不高。Eu0EETC-電子工程專輯

玻璃通孔集成技術由於創新性的低成本通孔加工技術開發成功，在射頻領域的應用將會得到大規模應用。晶圓級三維封裝在RF射頻模塊領域具有巨大應用潛力。Eu0EETC-電子工程專輯

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責編：Amy GuanEu0EETC-電子工程專輯