在臺積電第26屆技術研討會上，臺積電不但正式揭開了其3nm工藝節點的神秘面紗，同時，臺積電總裁魏哲家還宣布多項重磅消息，包括將於2021年落成使用的可容納8000名工程師的2nm晶片研發中心、整合旗下包括SoIC、InFO、CoWoS等3D封裝技術平臺，命名為臺積電3D Fabric、以及超低功耗工藝技術N12e等。
儘管7nm以下先進工藝的複雜性和成本都在大幅攀升，但這對那些追求極致晶片性能的廠商們來說仍然非常重要。因為隨著AI和5G的持續發展，人類對更快速、更低功耗運算能力的追求是無止境的，從而創造了更大的市場需求，推動了產業的持續創新。另一方面，7nm及以下先進工藝節點採用新一代FinFET技術，大幅提升了性能和功耗效率，是為開發更具競爭力晶片產品而極具價值的投資。
作為全球晶圓代工的頭號玩家，臺積電2019年的研發投入達到了30億美金，並早在2017年就率先進入7nm時代，並很快使之成為當前人工智慧(AI)和高性能計算(HPC)的中堅技術。截止目前，臺積電已經在7nm節點上總共獲得了超過140個NTO，預計到2020年底這一數字將會突破200個，累計生產7nm晶片超過10億顆，並率先推出了使用EUV技術的7nm+工藝，成為業內第一個將EUV投入量產的企業。
N7之後，2019年下半年，臺積電又推出了與7nm工藝平臺完全兼容的6nm工藝，一方面希望用更先進的工藝來實現更高的邏輯密度，另一方面又便於客戶很容易的將7nm設計移植到6nm平臺之上。數據顯示，N6平臺在邏輯密度方面的提升接近20%。
進入2020年，對臺積電具備「裡程碑意義」的事件是5nm工藝的量產。與7nm相比，5nm技術在速度上提升了15%，功耗降低了30%，邏輯密度是前者的1.8倍，D0已經超越了同時期的7nm。與此同時，臺積電還推出了增強版的N5P製程工藝，電晶體速度提升5%的同時還帶來了10%的功耗降低，從而給HPC產業帶來新的機會。
接下來，臺積電還將基於N5平臺推出N4工藝平臺，新工藝在速度、功耗和密度都得到了進一步的提升，在設計規則、SPICE和IP方面同樣與N5保持兼容，以利於在5nm和4nm之間實現無縫銜接。根據規劃，N4將在2021年第四季度開始試產，並於2022年實現量產。
而在最新的3nm工藝上，臺積電選擇繼續採用FinFET電晶體架構，主要基於兩方面的考慮：一是希望通過研發團隊的不斷創新，用新的方式持續提升FinFET的性能；二是希望客戶能夠儘快的無縫升級技術和產品以獲得更優的體驗。與5nm相比，將於2022年下半年進行量產的3nm工藝，速度提升10%-15%，功耗降低25%-30%，邏輯密度是前者的1.7倍，SRAM密度提升20%，模擬密度提升了10%。
除了先進位程工藝外，臺積電還透露了對半導體未來創新的想法以及最新的研究成果，包括：
臺積電目前的32Mb Nano-sheet SRAM構造，可在低電壓下大幅改善電晶體質量。而在2D材料方面，包括硫化鉬和硫化鎢在內的的一系列硫化物材料顯示出了非常好的性能特性，符合未來小節點溝道的各種需求。目前，臺積電基於硫化物2D材料獲得了歷史新高的On-current。
傳統設計中，設計人員通常會使用Power Gating來控制電流開關，但由於電晶體被放置在矽襯底上，導致功耗被過多浪費。而臺積電研發團隊的做法，則是把碳納米管與Si CMOS進行集成，不但成功解決了功耗問題，還給未來的微縮之路提供新的方向。
除了持續推進7nm/5nm EUV的OPC、光罩和光阻方面的研究外，目前，通過將EUV與self-aligned spacer技術進行結合，臺積電成功實現了業界首款BEOL 18nm pitch patterning圖像，這將對未來電晶體的微縮起到非常重要的作用。
臺積電方面認為未來的半導體發展不應該只關注電晶體電流，速度方面提升方面面臨的挑戰還包括電阻和電容，這兩方面如果不能提升，將會影響電晶體的繼續微縮，臺積電在這方面也做了大量的研發工作，包括DTCO、RC Delay、降低gate-to-drain電容等。
先進工藝自身具備的技術魅力和面臨的挑戰令人印象深刻，但不得不承認的是，當前集成電路工藝技術的發展趨勢，正逐漸從單一追求尺寸依賴的先進工藝，向先進工藝(More Moore)、非尺寸依賴的特色工藝(More than Moore)和先進封裝三個維度並舉發展，小晶片(Chiplet)、異構集成的系統級封裝(System-in-Package)、3D堆疊等新技術層出不窮。
除了前文介紹過的先進邏輯製程外，臺積電特殊製程技術包括MEMS、CMOS圖像傳感器、嵌入式NVM、射頻RF、模擬、高壓、BCD-Power等，覆蓋了廣泛的應用範圍。公司2019年完成的特殊製程重點之一就是開發業界獨特的40納米BCD(Bipolar-CMOSDMOS)技術，可提供先進的20-24伏高壓組件和阻變式存儲器(RRAM)，與40納米超低功耗平臺完全兼容，並同時支持移動應用所需的低功耗、高集成度、以及小布局面積的高速通訊接口。
N12e是臺積電推出的支持5G與人工智慧時代物聯網設備的最新技術，目前已進入試產階段，能夠提供強大的運算效能與優異的功耗效率，支持人工智慧邊緣運算應用。相較於前一代的22ULL技術，N12e邏輯密度增加超過1.75倍，效能提升約1.5倍，功耗減少一半。作為12FFC+工藝的加強版，N12e適合應用於支持人工智慧的物聯網裝置，提供強大的功能執行力，例如理解自然語言或影像分類，同時提升功耗效率；N12e也能夠支持用電池供電的強大人工智慧物聯網裝置。
在先進封裝領域，作為一種創新的晶圓級3D封裝技術，3DFabric系統整合解決方案是業界首個能夠結合後段3D與前段3D技術的解決方案，將多個邏輯晶片連結在一起，甚至串聯高帶寬內存(HBM)，或異質小晶片(例如模擬、輸入/輸出、以及射頻模塊)，提供系統整合中的強大乘數效應。同時，3DFabric能與電晶體微縮互補，持續提升系統效能與功能性，縮小尺寸外觀，並且加快產品上市時程。
在未來發展方面，臺積電(南京)有限公司總經理羅鎮球稍早前在接受《電子工程專輯》採訪時透露稱，先進邏輯製程領域，公司將繼續在3納米和2納米技術領域的研究，另外也積極探索2納米以下製程及3D電晶體、新型存儲器和low-R低電阻連線等更豐富的技術平臺；3D IC先進封裝方面，持續創新更高能效的系統整合、異質整合和微縮；特殊製程方面，強化RF和3D智能傳感器以應對5G和物聯網應用的需求。
同時，為了保持持續的市場競爭力，2017年，臺積電建立了專注於未來八到十年的新材料、新製程、新器件、納米管及存儲器等長期研究的研究機構，同時也持續與外部學術及產業研究機構合作，探索未來更具經濟效應的科技和製造方案來為客戶服務。
臺積電主要未來研發項目匯總
以上研究項目佔2020研發預算的70%，2020總研發預算預計為全年營收9%。