臺積電3nm明年試產,將投入8000多名工程師攻克2nm

2020-12-24 芯智訊

8月25日消息，臺積電在其召開的第26屆技術研討會上，披露了旗下最新的5nm以及更先進的4nm、3nm製程工藝。此外，臺積電還正式宣布在臺灣新竹建設新的2nm研發中心，預計將有8000多名工程師投入到2nm工藝的研發上。

臺積電錶示，其5nm工藝規劃了兩代，分別是N5和N5P。其中N5確定引入EUV（極紫外光刻）技術，並且已經在大規模量產之中。相較於N7，N5的功耗降低了30%、性能提升了15%，邏輯器件密度是之前的1.8倍。

根據目前的資料顯示，採用臺積電5nm工藝的晶片有蘋果A14晶片（包括Apple Silicon PC處理器）、華為麒麟9000處理器、高通「驍龍875」、聯發科「天璣2000」、AMD第四代EPYC霄龍處理器等。

臺積電更先進的4nm（N4）、3nm（N3）工藝也在研發當中。其中4nm應該是5nm的終極改良，而3nm則是真正的迭代。

技術指標方面，相較於5nm，3nm將可以帶來25~30%的功耗減少、10~15%的性能提升。3nm將在明年晚些時候風險試產，2022年投入大規模量產。4nm同樣定於明年晚些時候風險試產，2022年量產。

臺積電此次宣布將新竹建2nm研發中心，其中研發中心項目第一期已經開建，預計將在2021 年完工。建成之後將可容納8000多名工程師。

根據之前臺積電公布的信息顯示，其將在2nm工藝節點導入GAA工藝，並且已經在GAA工藝上取得了重大突破。不過目前來看，臺積電2nm工藝的研發也只是剛剛開始，依然需要投入大量資源。

另外值得一提的是，臺積電在此次技術論壇上還推出了名為N12e的新製程工藝節點，相比22ULL，可帶來76%的邏輯密度提升，同等功耗下49%的頻率提升、同等性能下45%的功耗降低以及SRAM尺寸50%的縮減。

編輯：芯智訊-林子

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