測控系統常常需要處理所採集到的各種數字量信號。通常測控系統採用通用MCU完成系統任務。但當系統中採集信號量較多時，僅依靠MCU則難以完成系統任務。針對這一問題，提出一種基於FPGA技術的多路數字量採集模塊。利用FPGA的I/O埠數多且可編程設置的特點，配以VHDL編寫的 FPGA內部邏輯，實現採集多路數字量信號。
本文引用地址：http://www.eepw.com.cn/article/201808/387830.htm該數字量採集模塊主要功能是採集輸入的36路數字及脈衝信號，並將編幀後的信號數據上傳給上位機，上位機經解包處理後顯示信號相應的狀態進行判斷。根據設計要求，所測量的36路數位訊號中，有15路正脈衝信號。它們均由一個同步脈衝信號觸發，因此需要測量這些正脈衝的寬度和相對於同步信號脈衝的延時。要求採集步長不能大於10 ns，即採集頻率高於100 MHz。而其他數位訊號需要顯示高低電平狀態，其中一路信號是固定頻率信號，需測量其頻率值。上位機要求顯示所採集信號的狀態。
模塊原理框圖
FPGA內部邏輯功能強大，外圍電路設計基於簡單、可靠的原則。該模塊由FIFO、USB2.0單片機、光電隔離器等部分組成。36路數位訊號經光電隔離器進入FPGA主控單元，以供採集;FPGA處理採集到的信號，轉換成數據進行編幀，然後寫入FIFO。USB單片機提取FIFO中的數據，通過USB電纜傳送給上位機，上位機將傳送來的數據解幀，然後顯示所有信號狀態。模塊通過電源接口向各個部分供電。其原理框圖如圖1所示。
FPGA配置電路
FPGA是採用XILINX公司的Spantan-II系列XC2S100E，該系列器件的內核採用2.5 V供電，工作頻率高達200 MHz;I/O埠供電電壓為3.3 V，可承受5 V的輸入高電平。Spartan-II系列的FPGA具有豐富的I/O埠資源。其I/O埠輸出緩衝器接收高達24 mA源出電流和48 mA灌入電流。
由於FPGA基於RAM工藝技術，掉電後不能保存信息，因此需要一個外置存儲器來保存信息。採用一次可編程的PROM(高有效或低有效)XCF01SV020，其復位引腳的極性可編程設置，供電電壓為3.3 V。XCF01SVO20($3.1255)的DONE、INIT、CCLK信號來自於FPGA XC2S100E。系統上電後，首先FPGA初始化，INIT、DONE置低。INIT置低後復位PROM，此時由於PROM的CE為低，因此選取 PROM，從而可將數據流從DATA引腳輸入到FPGA的DIN引腳。配置完成後，FPGA將DONE接高，PROM處於低功耗的待機模式，並將DATA 引腳置為高阻態。圖2為FPGA配置電路圖。
光電隔離電路
採用高速光電耦合器HCPL-2631，其開關頻率高達10 MHz，而輸人數位訊號頻率為120 kHz，完全滿足要求。由於光電耦合器件以光為媒介傳輸信息，可使輸入輸出隔離，由於光電耦合器的輸入迴路為發光二極體，其輸入阻抗很小，而幹擾源的內阻較大，根據分壓原理可知，饋送到光電耦合器輸入端的噪聲幹擾電壓變得很小，從而能有效抑制尖峰脈衝及各種噪聲幹擾，具有較強的抗幹擾性能;另外由於光電隔離器的兩端採用不同的接地方式，因此數位訊號地和模塊地被完全隔離。圖3為光電隔離電路圖。
FIFO電路
FIFO電路採用IDT公司的IDT72V17190器件，該器件採用3.3 V電壓供電，16位64 KB容量的FIFO，工作時鐘高達100 MHz。如圖4所示，FIFO的數據輸入D0～D15及PAF、WCLK、WEN均與FPGA相連。數據輸出Q0～Q15及REN、RCLK、OE、 EF、MRS、HF、FF均與USB2.0單片機相連。讀FIFO狀態時，USB2.0單片機給出FIFO復位信號MRS和使能信號OE，然後判斷 FIFO的狀態信號EF(空)和HF(半滿)。當FIFO半滿且非空，即EF為高，HF為低時，給出FIFO讀使能信號REN和讀時鐘RCLK，從 FIFO中讀出數據;寫FIFO時，FPGA判斷FIFO的PAF(幾乎滿)信號，如果該信號無效，則給出寫使能WEN和寫時鐘WCLK，將數據寫入 FIFO。
FPGA內部邏輯設計
FPGA內部邏輯主要分為數位訊號採集、數據緩存和數據讀取、FIFO控制。根據要求，信號採集又分為頻率信號採集、20路數位訊號採集和 15路脈衝信號採集。系統同時採集三組信號，再送入外部FIFO中緩存。由於脈衝信號的數據量較大，時序不匹配，因此在信號採集完後數據還應緩存，然後再經數據編幀送至外部FIFO。內部緩存利用VHDL編寫模塊，但是更簡易的方法是利用FPGA內部的雙口RAM。因此，FPGA選用Xilinx公司的 XCF2S-100E，其內部集成5 KB容量的RAM，足夠內部緩存使用。數據經信號採集後送人緩存，然後由讀取模塊讀出再送入外部FIFO，整個模塊採用120 MHz的時鐘，可以滿足要求大於100 MHz的時鐘頻率。採集20路數位訊號的方法是當信號變化時，就將當前所有數位訊號的電平狀態都送入緩存，而對於頻率信號和脈衝信號的採集則採用如下方法。
數據的編幀和解幀
在數據採集部分中，當同步信號的上升沿到來時，將3個幀標誌分別寫入3個緩存，頻率信號數據的幀標誌為EB90;20路數位訊號的幀標誌為 2個EB91;15路脈衝信號數據的幀標誌為3個EB92。讀取數據模塊中，當同步信號的下降沿到來時，開始讀取緩存的數據送至外部FIFO，並判斷當讀取一個EB90後，開始讀取緩存的數據，並送入外部FIFO;當讀到兩個EB91後，讀取緩存的數據，並送入外部FIFO;當讀到3個EB92後表明一幀數據讀取完畢，等待下一個同步信號的下降沿後再開始讀取下一幀數據。由於外部FIFO是16位，所以數據中不滿16位的都用0將數據補充完整，完整的數據幀結構如圖5所示。
上位機收到一幀數據後進行解幀處理，對於頻率信號數據，將這些T值相加並求平均得出T』，再乘以2，由於系統時鐘是120 MHz，所以2T』/120為頻率信號周期(μs級)，然後求倒數即可得出該信號的頻率值。20路數字量信號數據直接顯示其電平狀態。脈衝信號數據則先判斷哪一路(多路)脈衝信號發生變化，再判斷該信號(幾路信號)的電平狀態。若為高電平，則對應的時間應為TBa;若為低電平，則對應的時間應為TBb。TBa即為該脈衝信號相對於同步信號的延遲，而TBb-TBa的值即為該脈衝信號的正脈衝脈寬。