引言
本文引用地址：http://www.eepw.com.cn/article/201703/345029.htmRFID(Radio Frequency Identification)技術是指以識別和數據交換為目的，利用電磁波進行非接觸式雙向通信的自動識別技術。利用這種技術可以實現所有物理對象的追蹤和管理，在物品管理和物流跟蹤等方面備受關注和應用。一個典型的讀寫器系統主要由三部分組成：讀寫器，標籤和天線。本文所介紹的同步和解碼模塊屬於讀寫器接收鏈路的關鍵模塊，整個讀寫器接收鏈路如圖1所示。
讀寫器上的天線接收到標籤的返回信號，經過帶通濾波後，與混頻器(Mixer)混頻，用低通濾波器濾掉高頻分量，經過運放處理後的兩路信號給ADC (Analog to Digtal Converter)轉換為兩路I、Q數字基帶信號，數字基帶處理器接收兩路信號。帶有同步和解碼功能的處理器，用來進行兩路信號的判決、同步和解碼，從而恢復出原始的比特符號，使得讀寫器能夠進行下一步的通信。
圖1 UHF RFID讀寫器接收鏈路
可見數字同步和解碼模塊是整個接收鏈路的重點和難點。前人對這一部分也做了很大的研究。這裡，我們設計了一個新穎的同步和解碼模塊。為了滿足我國RFID讀寫器的發展，我們的同步和解碼模塊同時支持ISO18000-6C和GB標準，支持兩種標準下的各種返回速率。同步模塊以面積和低功耗為設計原則，在設計實現中，(1)採用過零點同步;(2)設計中兩種模式共用一條接收鏈路，通過外部接口，配置寄存器，選擇標準工作模式，同步模塊能夠快速判斷出標籤的理想返回速率並且進行返回速率的計算，各種速率共用一個判決機制，大大減小了同步模塊的面積;(3)解碼模塊增加再生信號相位檢測和同步時鐘相位檢測機制，提高了解碼的抗幹擾能力，降低了誤碼率，並且由同步判決模塊產生同步時鐘，經過相位檢測機制後得到的解碼時鐘，使得該時鐘和待解碼信號恰好相差一個採樣時鐘的相位差，這進一步降低誤碼率，增加解碼的正確性。
本次設計的驗證和實現，採用FPGA (Field Progammable Gate Array)和讀寫器射頻板共同搭建一套讀寫器系統測試平臺，實測結果表明我們的設計能夠容忍+/-22%的頻偏，能夠解調各種受射頻接收機、天線、噪聲、直流偏置和距離等因素影響的標籤返回信號。
1 同步和解碼模塊分析與設計
根據ISO18000-6C和GB兩種標準，標籤接收讀寫器發送的載波能量，通過後向散射給讀寫器信號，返回信號採用FM0或者Miller (2、4、8)編碼，本文的研究以Miller2來說明，圖2展示了Miller基本函數和信號狀態圖，圖3展示了Miller導引頭，可通過設置『Trext』位的值來選擇導引頭類型。FM0與Miller基本類似，這裡不再贅述。
圖2 Miller基本函數和信號狀態圖
圖3 Miller導引頭
1.1 數字基帶接收信號的特徵
通過上述的論述，我們了解到了RFID系統返回信號的特殊性，首先由於無源標籤沒有一個參考時鐘來校準返回的數據速率，使得基帶接收到的信號速率偏差較大，最大可達+/-22%的頻偏，增加了同步和頻率估計的難度;接著從上述討論的Miller函數的基本特徵可知，返回信號的導引頭過短，過於理想化，難以達到同步;最後數字接收信號相位和功率受射頻接收機、天線、多路徑衰減信道、距離和直流偏置等因素的影響，使得SNR (Signal To Noise Ratio)較低。ADC轉化之前的接收信號可由公式(1)來進行描述:
其中 s(t),r(t) , ndc(t)和n(t)分別為讀寫器發射信號，接收信號，直流偏置噪聲和高斯白噪聲， 表示射頻載波頻率， 表示讀寫器與標籤之間的距離， 是標籤返回信號的初始相位。
為了克服上述RFID接收信號的這些缺點，設計思路，採用在接收鏈路上加了窗函數控制功能，即用一位inx_o來控制射頻接收模塊的開啟和關閉，在接收時開啟射頻接收，發送時關閉射頻接收，來緩解直流偏置噪聲的影響，提高SNR。其時序如圖4所示，這裡不屬於本文研究重點，不做詳細說明。根據接收信號的特徵，綜合資源和功耗的考慮，同步器採用過零檢測型結構，增加累加器判決機制，多種返回速率計算模塊復用，並且由於速率偏差嚴重，解碼時鐘由同步器判決提供，解碼器帶有再生信號相位檢測和同步時鐘相位檢測機制，具體的分析設計和實現以下討論。
圖4 窗函數控制時序圖
1.2 同步模塊分析與設計
同步模塊採用過零檢測型結構，其整個算法實現如圖5所示，該結構主要由過零檢測處理器、頻率選擇及頻偏計算器、累加高位符號判決器、同步時鐘生成器和符號判決器組成。讀寫器天線接收的射頻信號經過匹配濾波器後，經ADC量化成數字基帶信號供同步模塊提取接收頻率、相位和符號信號。頻率選擇、協議標準及接收結束標誌等由外部模塊及外部接口提供。
圖5 同步模塊結構示意圖
過零檢測型結構相對於相關型和數字PLL(Phase Locked Loop)型結構，其結構簡單，所佔資源小，不過抗幹擾性差，噪聲及幹擾會嚴重惡化過零點邊沿的檢測的性能，且其同步性能與過採樣率密切相關。所以我們將量化後的數位訊號進行累加運算，提取它的高位符號給過零檢測處理器，考慮到返回信號最大速率40kHz及+/-22%的頻偏，可得累加器位寬計算公式如下(2)：
MSB為累加器的位寬，N為量化器位寬， fsp1為採樣時鐘。
綜合考慮了同步性能和功耗的影響，採樣時鐘設計為10 MHz，採用6bit量化器，所以MSB為15，即累加器位寬為15。符號的判別由累加器的最高比特提供，每次過零標誌置一時，重新累加，誤差不累積，大大地提高了SNR及抗幹擾能力。
以Miller2解碼，640 kHz、320 kHz和80 kHz為例來說明此同步模塊對頻偏的處理。該同步模塊事先存儲好在採樣頻率下的每種返回速率的理想計數值，並且由此計算出該頻率偏移下的頻率計數值，能夠正確判決出接收信號的最大+/-22%的頻偏。下表1給出了640 kHz、320 kHz和80 kHz下的計數值。Miller解碼下，根據計數器cnt_ts與計數閾值1和計數閾值2的比較，來進行符號的判決。
2.3 解碼模塊分析與實現
解碼模塊的解碼時鐘由同步模塊生成的同步時鐘處理得到，符號數據由同步模塊提供，同步器生成的同步時鐘及符號數據信號均採用邊沿信號ts_bgn這同一個起始點，並且同步時鐘的佔空比和周期時時根據量化後的數字基帶信號的採樣個數進行調節，使得同步時鐘和符號數據之間最多一個採樣時鐘周期的相位差，大大提高解碼的正確性。下文會給出它的驗證波形。
該解碼模塊也同時支持ISO18000-6C和GB兩種標準模式，支持FM0和Miller解碼，這裡以和Miller2解碼和ISO18000-6C模式來說明。設計中，保證解碼模塊和同步模塊在同一個時鐘域下工作，這裡採用同一個採樣時鐘。
整個解碼模塊的工作流程圖如圖6所示。從同步模塊產生的符號數據與存儲的映射序列24'b1010_1001_0101_0110_1001_0110進行比特級的比對，若一一對應，則表示導引頭同步，f_sync_a置位，反相標誌位inv_en清零，若比對完全相反，表示導引頭同步上，f_sync_a置位，inv_en置位，從而達到再生符號信號的相位檢測，能夠解碼返回的正相和反相信號。與此同時，在序列存儲區
的2/3區域進行判斷，得到一個採樣時鐘周期的信號脈衝，在該信號脈衝的下降沿與同步時鐘進行與運算，判斷符號信號與同步時鐘是否有(2k+1)p的相位偏移，若有則調節時鐘，若無則保持原來的同步模塊的同步時鐘，從而達到同步時鐘的相位檢測，此機制能夠大大地緩解數字接收信號相位和功率受射頻接收機、天線、多路徑衰減信道、距離等因素的影響造成的解碼的錯誤，減小了解碼的誤碼率。之後經過一組時鐘分頻和選擇鏈路，從而得到Miller解碼時鐘。之後開始數據的解碼，解碼的錯誤判斷以及解碼數據的存儲和提取。該模塊，數據解碼的實現主要是根據它的『data_0』和『data_1』數據的特點以及數據與Miller解碼時鐘的相位關係。解碼模塊接收同步模塊的再生符號信號symbol_i和同步時鐘clk_data_buff，在clk_data_buff時鐘下，將symbol_i下降沿採樣到buff_ofst，在解碼時鐘clk_inf上升沿對symbol_i和buff_ofst的異或信號進行處理，得到f_v_0信號，該信號用來判斷Miller (M=2)每一位符號數據的開始相位是否出現跳變，若有則f_v_0信號為高電平，否則為低電平;在解碼時鐘clk_inf下降沿對symbol_i和buff_ofst的異或信號進行處理，得到f_v_1信號，該信號用來判斷Miller (M=2)每一位符號數據的中間相位是否出現跳變，若有則f_v_1信號為低電平，否則為高電平。在clk_inf時鐘的上升沿判斷下，通過f_v_0 跟f_v_1兩個標誌信號，便可得出解碼數據r_data。下文會給出它的仿真波形。
2仿真與驗證
2.1 ModleSim仿真結果
對於設計的同步和解碼模塊，採用ModleSim進行功能仿真。先用Matlab建模，模擬產生ADC量化之後的6比特數字基帶信號，如圖7所示，藍色實線表示10dB SNR的數字基帶信號，黑色虛線表示理想的數字基帶信號。從而將Matlab產生的信號作為輸入信號源，與ModleSim進行聯合仿真。
圖6 解碼模塊流程圖
圖7 Matlab建模產生的10 dB SNR的數字基帶信號和理想數字基帶信號
在仿真建立中，先用Matlab產生的理想數字基帶信號作為提供給同步模塊的6比特信號源，仿真波形如圖8所示，當有6比特的信號進來時，首先進行標準的返回速率的選擇，接著是頻偏計數的計算，這裡是640 kHz的返回速率，得到理想計數為14，計數閾值1 ts1p_d為10，計數閾值2 ts1p_u為21，與表1所示的設計值一致，對於理想的數位訊號每個返回速率的周期過零點數最多不超過兩個，即ts_bgn脈衝信號在一個返回速率周期中不超過兩個脈衝信號，cnt_ts是兩個ts_bgn脈衝之間的採樣計數，acc是累加器的累加和，可通過cnt_ts和acc的最高比特來共同判斷判決出來的符號，並提供給內部FIFO進行存儲。10 dB SNR的數字基帶信號同步模塊仿真波形如圖9所示。
圖8 理想數字基帶同步模塊仿真波形
圖9 10 dB SNR數字基帶同步模塊仿真波形
對於判決輸出的符號信號d_o，供給解碼模塊進行解碼，ModleSim仿真出來的解碼波形如圖10所示，與協議標準符合，判決出來的符號波形由導引頭、16比特隨機數和CRC16校驗組成，當與序列映射一一對應時，f_sync_a置1，表示導引頭同步上，開始數據的解碼，clk_inf為最終經過時鐘檢測和信號檢測之後的解碼時鐘。在該時鐘下，對f_v0和f_v1異或之後的信號進行上升沿採樣，則可得出解碼後的數據，經過比對可得出符號信號的16比特隨機數與data_o的數據一一對用，hdl16和rn16為提取出的解碼數據。
圖10 解碼模塊仿真波形
2.2 驗證平臺驗證結果
最終，基於Altera FPGA 「Stratix III EP3SL150F1152C2」與讀寫器射頻板和標籤共同搭建測試平臺，用於實測我們設計的同步和解碼模塊。驗證平臺如圖11所示。圖12是上位機軟測試工具。
基於FPGA的實測，我們可以通過Quartus II的Signal tap工具來抓取實際電路的數位訊號。通過上位機軟體和接口電路，可以控制讀寫器的發送命令，來測試整個讀寫器系統的功能，這裡主要用來驗證我們的同步和解碼模塊。發送select和query命令後，Signal tap抓取的波形圖如圖13所示。圖14是抓取的同步模塊和解碼模塊的部分信號波形圖，可以看出標籤的返回速率的偏差以及解碼時鐘的生成的相關信號。
圖11 上位機軟體測試工具
圖12 驗證平臺
圖13 發送select和query命令後的波形
圖14 同步和解碼模塊部分波形圖
3結論
本文提出了一種新穎的，同時支持ISO18000-6C和GB兩種標準的同步和解碼模塊的設計和實現。根據低功耗和面積資源的原則，同步模塊採用過零檢測型碼元同步器，增加一級累加器結構用於過零檢測，提高了判決的正確性。解碼模塊增加再生信號相位檢測和同步時鐘相位檢測機制，大大提高了解碼的抗幹擾能力，降低了誤碼率。通過仿真和驗證結果分析，該結構可正確解調+/-22%的頻偏，能夠在10 dB SNR下正確地同步和解碼。最終生成的RTL級數字電路可作為IP核使用，用於FPGA的調用或者通過DC
綜合，作為ASIC的數字電路，這對於UHF RFID讀寫器全數字集成具有一定的借鑑意義。
作者：
許玉淇1 肖永光2 唐明華2 成傳品3
1湘潭大學 物理與光電工程學院(湖南 湘潭 411105)
2湘潭大學 材料科學與工程學院(湖南 湘潭 411105)
3湖南工程學院 理學院(湖南 湘潭 411104)
基金項目：國家自然科學基金項目(編號：51472210, 61274107, 61404113)