PCB布局布線規則

2021-03-01 賽思庫

一、布局

元器件布局的10條規則：

1. 遵照「先大後小，先難後易」的布置原則，即重要的單元電路、核心元器件應當優先布局．
2. 布局中應參考原理框圖，根據單板的主信號流向規律安排主要元器件．
3. 元器件的排列要便於調試和維修，亦即小元件周圍不能放置大元件、需調試的元、器件周圍要有足夠的空間。
4. 相同結構電路部分，儘可能採用「對稱式」標準布局；
5. 按照均勻分布、重心平衡、版面美觀的標準優化布局；
6. 同類型插裝元器件在X或Y方向上應朝一個方向放置。同一種類型的有極性分立元件也要力爭在X或Y方向上保持一致，便於生產和檢驗。
7. 發熱元件要一般應均勻分布，以利於單板和整機的散熱，除溫度檢測元件以外的溫度敏感器件應遠離發熱量大的元器件。
8. 布局應儘量滿足以下要求:總的連線儘可能短，關鍵信號線最短；高電壓、大電流信號與小電流，低電壓的弱信號完全分開；模擬信號與數位訊號分開；高頻信號與低頻信號分開；高頻元器件的間隔要充分。
9、去偶電容的布局要儘量靠近IC的電源管腳，並使之與電源和地之間形成的迴路最短。
10、元件布局時,應適當考慮使用同一種電源的器件儘量放在一起, 以便於將來的電源分隔。

二、布線（1）布線優先次序

鍵信號線優先：摸擬小信號、高速信號、時鐘信號和同步信號等關鍵信號優先布線
密度優先原則：從單板上連接關係最複雜的器件著手布線。從單板上連線最密集的區域開始布線。
注意點：
a、儘量為時鐘信號、高頻信號、敏感信號等關鍵信號提供專門的布線層，並保證其最小的迴路面積。必要時應採取手工優先布線、屏蔽和加大安全間距等方法。保證信號質量。
b、電源層和地層之間的EMC環境較差，應避免布置對幹擾敏感的信號。
c、有阻抗控制要求的網絡應儘量按線長線寬要求布線。

（2）四種具體走線方式1 、時鐘的布線

時鐘線是對EMC 影響最大的因素之一。在時鐘線上應少打過孔，儘量避免和其它信號線並行走線，且應遠離一般信號線，避免對信號線的幹擾。同時應避開板上的電源部分，以防止電源和時鐘互相干擾。
如果板上有專門的時鐘發生晶片，其下方不可走線，應在其下方鋪銅，必要時還可以對其專門割地。對於很多晶片都有參考的晶體振蕩器，這些晶振下方也不應走線，要鋪銅隔離。

2、直角走線

直角走線一般是PCB布線中要求儘量避免的情況，也幾乎成為衡量布線好壞的標準之一，那麼直角走線究竟會對信號傳輸產生多大的影響呢？從原理上說，直角走線會使傳輸線的線寬發生變化，造成阻抗的不連續。其實不光是直角走線，頓角，銳角走線都可能會造成阻抗變化的情況。
直角走線的對信號的影響就是主要體現在三個方面：
一是拐角可以等效為傳輸線上的容性負載，減緩上升時間；
二是阻抗不連續會造成信號的反射；
三是直角尖端產生的EMI。

3、差分走線

參看：Altium Designer -- 差分布線和阻抗匹配

差分信號（Differential Signal）在高速電路設計中的應用越來越廣泛，電路中最關鍵的信號往往都要採用差分結構設計.定義:通俗地說，就是驅動端發送兩個等值、反相的信號，接收端通過比較這兩個電壓的差值來判斷邏輯狀態「0」還是「1」。而承載差分信號的那一對走線就稱為差分走線。

差分信號和普通的單端信號走線相比，最明顯的優勢體現在以下三個方面：
a.抗幹擾能力強，因為兩根差分走線之間的耦合很好，當外界存在噪聲幹擾時，幾乎是同時被耦合到兩條線上，而接收端關心的只是兩信號的差值，所以外界的共模噪聲可以被完全抵消。
b.能有效抑制EMI，同樣的道理，由於兩根信號的極性相反，他們對外輻射的電磁場可以相互抵消，耦合的越緊密，洩放到外界的電磁能量越少。

c.時序定位精確，由於差分信號的開關變化是位於兩個信號的交點，而不像普通單端信號依靠高低兩個閾值電壓判斷，因而受工藝，溫度的影響小，能降低時序上的誤差，同時也更適合於低幅度信號的電路。目前流行的LVDS（low voltage differential signaling）就是指這種小振幅差分信號技術。

對於PCB工程師來說，最關注的還是如何確保在實際走線中能完全發揮差分走線的這些優勢。也許只要是接觸過Layout的人都會了解差分走線的一般要求，那就是「等長、等距」。
等長是為了保證兩個差分信號時刻保持相反極性，減少共模分量；等距則主要是為了保證兩者差分阻抗一致，減少反射。「儘量靠近原則」有時候也是差分走線的要求之一。

4、蛇形線

蛇形線是Layout中經常使用的一類走線方式。其主要目的就是為了調節延時，滿足系統時序設計要求。設計者首先要有這樣的認識：蛇形線會破壞信號質量，改變傳輸延時，布線時要儘量避免使用。但實際設計中，為了保證信號有足夠的保持時間，或者減小同組信號之間的時間偏移，往往不得不故意進行繞線。

注意點：
成對出現的差分信號線，一般平行走線，儘量少打過孔，必須打孔時，應兩線一同打孔，以做到阻抗匹配。
相同屬性的一組總線，應儘量並排走線，做到儘量等長。從貼片焊盤引出的過孔儘量離焊盤遠些。

（3）布線常用規則

1、走線的方向控制規則

即相鄰層的走線方向成正交結構。避免將不同的信號線在相鄰層走成同一方向，以減少不必要的層間竄擾；當由於板結構限制（如某些背板）難以避免出現該情況，特別是信號速率較高時，應考慮用地平面隔離各布線層，用地信號線隔離各信號線。

2、走線的開環檢查規則

一般不允許出現一端浮空的布線（Dangling Line), 主要是為了避免產生"天線效應"，減少不必要的幹擾輻射和接受，否則可能帶來不可預知的結果。

3、阻抗匹配檢查規則

同一網絡的布線寬度應保持一致，線寬的變化會造成線路特性阻抗的不均勻，當傳輸的速度較高時會產生反射，在設計中應該儘量避免這種情況。在某些條件下，如接插件引出線，BGA封裝的引出線類似的結構時，可能無法避免線寬的變化，應該儘量減少中間不一致部分的有效長度。

4、走線長度控制規則

即短線規則，在設計時應該儘量讓布線長度儘量短，以減少由於走線過長帶來的幹擾問題，特別是一些重要信號線，如時鐘線，務必將其振蕩器放在離器件很近的地方。對驅動多個器件的情況，應根據具體情況決定採用何種網絡拓撲結構。

5、倒角規則

PCB設計中應避免產生銳角和直角，產生不必要的輻射，同時工藝性能也不好。

6、器件去耦規則

A. 在印製版上增加必要的去耦電容，濾除電源上的幹擾信號，使電源信號穩定。在多層板中，對去耦電容的位置一般要求不太高，但對雙層板，去藕電容的布局及電源的布線方式將直接影響到整個系統的穩定性，有時甚至關係到設計的成敗。
B. 在雙層板設計中，一般應該使電流先經過濾波電容濾波再供器件使用。
C. 在高速電路設計中，能否正確地使用去耦電容，關係到整個板的穩定性。

7、器件布局分區/分層規則

A. 主要是為了防止不同工作頻率的模塊之間的互相干擾，同時儘量縮短高頻部分的布線長度。
B. 對混合電路，也有將模擬與數字電路分別布置在印製板的兩面，分別使用不同的層布線，中間用地層隔離的方式。

8、地線迴路規則

環路最小規則，即信號線與其迴路構成的環面積要儘可能小，環面積越小，對外的輻射越少，接收外界的幹擾也越小。

9、電源與地線層的完整性規則

對於導通孔密集的區域，要注意避免孔在電源和地層的挖空區域相互連接，形成對平面層的分割，從而破壞平面層的完整性，並進而導致信號線在地層的迴路面積增大。

10、3W規則

為了減少線間串擾，應保證線間距足夠大，當線中心間距不少於3倍線寬時，則可保持70%的電場不互相干擾，稱為3W規則。如要達到98%的電場不互相干擾，可使用10W的間距。

11、屏蔽保護

對應地線迴路規則，實際上也是為了儘量減小信號的迴路面積，多見於一些比較重要的信號，如時鐘信號，同步信號；對一些特別重要，頻率特別高的信號，應該考慮採用銅軸電纜屏蔽結構設計，即將所布的線上下左右用地線隔離，而且還要考慮好如何有效的讓屏蔽地與實際地平面有效結合。

12、走線終結網絡規則

在高速數字電路中，當PCB布線的延遲時間大於信號上升時間（或下降時間）的1/4時，該布線即可以看成傳輸線，為了保證信號的輸入和輸出阻抗與傳輸線的阻抗正確匹配，可以採用多種形式的匹配方法，所選擇的匹配方法與網絡的連接方式和布線的拓樸結構有關。

A. 對於點對點（一個輸出對應一個輸入）連接，可以選擇始端串聯匹配或終端並聯匹配。前者結構簡單，成本低，但延遲較大。後者匹配效果好，但結構複雜，成本較高。
B. 對於點對多點（一個輸出對應多個輸出）連接，當網絡的拓樸結構為菊花鏈時，應選擇終端並聯匹配。當網絡為星型結構時，可以參考點對點結構。星形和菊花鏈為兩種基本的拓撲結構, 其他結構可看成基本結構的變形, 可採取一些靈活措施進行匹配。在實際操作中要兼顧成本、功耗和性能等因素，一般不追求完全匹配，只要將失配引起的反射等幹擾限制在可接受的範圍即可。