這個問題延伸一下，實際上還可以用於解讀，為什麼英偉達GeForce RTX 3080沒有採用7nm工藝，或者很多IoT晶片沒有採用7nm工藝。或許很多人在大方向上很清楚，未能採用最尖端工藝是基於成本的考量。Qjeednc
那麼具體是什麼樣的成本問題，讓諸多領域的數字晶片都無法採用最尖端工藝呢？結合前年MIT發布的一篇paper，The Decline of Computers as a General Purpose Technology: Why Deep Learning and the End of Moore’s Law are Fragmenting Computing，以及我們去年採訪賽靈思中央工程部晶片技術副總裁吳欣先生，大致能夠解答這個問題。Qjeednc
總結一句話，晶片具體的應用市場，決定了晶片本身採用的工藝製程。以下詳述：Qjeednc
Qjeednc
一Qjeednc
暫且不談還未廣泛應為用的臺積電5nm製程。半導體行業協會（SIA）2017年估算，針對新一代技術節點建工廠（也就是臺積電7nm節點，或者Intel的10nm節點——通常認為這兩者是同一代工藝節點），配套製造設備，大約需要70億美元。在過去25年間，構建最新製程節點工廠的投入每年平均提升11%，如果加上工藝開發，則可將成本每年推升13%（2001-2014）。Qjeednc
要抵消這些固定成本的急劇提升，一方面自然是要求半導體行業本身的成長、更大的市場規模，以企業更高的產量來攤薄固定成本。另一方面，則在成本和市場增長不對等的情況下，導致一部分市場玩家離開，那麼剩餘的市場玩家就要進一步獲取市場，拿到更大的銷量來再行攤薄成本——這一點原本就是趨勢，從2002年至今，能玩轉最先進工藝製程的晶圓廠已經所剩無幾。在GlobalFoundries退出7nm競爭之後，市場上還能做最先進位造工藝的企業現在就只剩下Intel、臺積電和三星了。Qjeednc
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Intel過去10年的R&D投入變化，來源：YCHARTSQjeednc
Intel的10nm/7nm工藝在難產一點也不讓人意外。Qjeednc
粗略地算一筆帳，在上述兩個條件同時滿足的情況下，現有的市場參與者才剛好讓這一市場的增長率（理想情況下如果市場份額在幾個參與者間均分，則結合曆年數據，企業複合年增長率約為14%），和前述13%成本提升兩相抵消，並有盈餘。那麼按照固定成本還在推升的趨勢，未來參與者還需要進一步侵吞競爭對手，才可能獲得生機。Qjeednc
這種趨勢是不能持續的。在市場容量有限的情況下，製造商真正的解決方案很顯然，是被迫減緩新技術節點的迭代，或者通過其他方式來控制成本。Qjeednc
市場的這種整體惡化，實際對Intel產生了很大的影響——Intel一直以來的主要營收支柱就依賴最新工藝，所以市場實際狀況對Intel的打擊也遠高於三星和臺積電，臺積電更早的節點也是其重要營收來源。Intel工廠的固定成本與可變成本之比，在過去10年間從60%攀升到了超過100%。Qjeednc
要解決成本控制問題主要有兩種方法，一是推高產品的平均售價獲得更高的利潤；二是減緩新節點製程的更新步伐，把新工藝的迭代周期推遲一年。實際上Intel同時採用了這兩種方案。拋開技術層面的問題不談，推遲工藝迭代也算是個必然選擇，無怪乎擠牙膏的市場現狀。Qjeednc
從SPECint的測試數據來看，1985-2005年通用計算機每年平均跑分成績提升52%，而在2005年之後掉到每年22%，預計到2020-2025年期間這個數字還要縮減。美國勞工統計局的數據為，通用處理器相同成本下2000-2004年每年性能提昇平均為48%，2008-2014年則為8%。Qjeednc
總結一句話就是，如果你沒有一定的晶片出貨量來攤薄成本，那麼你就無法承擔得起對應的工藝。比如最尖端工藝肯定是最昂貴的；相應的，你可以用更老的工藝。你的市場容量越小，你能用的工藝就越便宜，甚至次代工藝都可能用不起。Qjeednc
下面一段進一步補充說明。Qjeednc
二Qjeednc
尖端工藝的製造成本在上升，實際上設計成本也在上升。所以是兩方面的。以下這個段落，援引一部分採訪時獲得的資訊。首先還是給上面的段落，補充說一下製造成本的攀升問題：Qjeednc
從28/20nm開始，製造成本就開始上升得比較多。主要原因是多次曝光（multi-patterning）。以前還是用193nm的光刻技術。到了20nm，只能通過多次曝光去曝出這些比193nm自身小了很多的線條。這樣一來光刻的成本就增加了。簡單來說，本來是一次曝光，現在兩次：原來一個機臺一天可以做2000片wafer，若兩次曝光就只能做1000片了。一片wafer從頭到尾大概需要幾十步的光刻步驟，如果裡面有一半需要兩次曝光，成本就增加了25%。Qjeednc
單就光刻技術來說，整個業界花了二三十年的時間把EUV（極紫外光）做出來，今後幾代光刻都會使用EUV。在3nm以後，大概EUV本身就需要multi-patterning，或者加上High-NA（高數值孔徑）。EUV光刻機，一臺機臺就需要2億美金。臺積電、Intel的新工藝生產線都需要十幾臺這樣的設備。這些都是製造成本攀升的組成部分。Qjeednc
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2002-2014年，最新節點工藝製造商的數量變化，來源：Smith (via MIT)Qjeednc
然後是設計成本部分：Qjeednc
以前工藝迭代，設計晶片，只需要了解65nm比90nm小多少，我們直接把90nm上的設計，拿到65nm工藝上，重新設計一下馬上就能做，整個過程半年、一年就完成了。但現在，7nm和16nm有很多不一樣的地方，不能把16nm的設計直接放到7nm裡面去用，從架構到設計，到後面每部分工作都不一樣——唯有重新優化才能做到最好的優化。」Qjeednc
所以說，如果應用尖端工藝做設計的話，那麼設計越來越複雜，設計周期變長，需要的人員變多。做設計，過去可能只需要1年，現在就需要2年；參與晶片設計的人員過去可能是1000人，現在變成2000人（或4000人/年），成本提升到4倍。這對晶片設計而言就成了很大的負擔。必須要有足夠多的錢和人才，才能把晶片做出來。Qjeednc
現在和過去相比，每一代增加至少30-50%的設計成本。採用尖端工藝，自己做晶片，要準備好4000人/年，做出來之後4000人還要再做下一代。有多少業務能夠承受這樣的設計成本？有多少企業能夠自己做晶片？即便谷歌，TPU部門也並不是很大，遠不到自己設計、維持、運營的程度，其它的晶片供應商在這方面在為谷歌提供服務，這也是因為谷歌有錢，並不是人人都能做。Qjeednc
以前一年超過幾十萬顆的量，你就可以自己做ASIC。但現在不是，沒有幾百幾千萬，沒有那麼大的晶片需求量，最終是不划算的。Qjeednc
上面第二段援引的內容，呈現的數字不是一個定值，需要視晶片複雜度而定；比如谷歌TPU，即便這麼大的公司，其實在設計上也部分外包給了博通。Qjeednc
總結一下：CPU作為一種通用處理器，可以由大量的客戶去攤薄成本，在手機和PC市場上是行得通的，也是尖端工藝最適用的場景。畢竟手機、PC一年的出貨量都奔著幾億去的，iPhone一年銷量貌似就有2、3億吧。Qjeednc
但並不是所有的行業都有這個程度的出貨量。就連汽車這個看似龐大的市場，最暢銷的車款，年出貨量百萬就已經很了不起了。汽車市場其實都很難走得起尖端工藝的量——所以我們看到很多面向汽車市場的晶片也不會採用尖端工藝，更別說龍芯應用的軍政市場，以及更多IoT晶片本身也並不龐大的市場。Qjeednc
還有一點，前幾天也在知乎看到有人提到，軍政市場其實對功耗、晶片面積之類的問題並不敏感，所以這類市場也天然不像消費市場那樣需要什麼尖端工藝。Qjeednc
這個成本如前所述，包含了在晶片設計方面投入的人力、時間、技術成本，也包括了十分昂貴的製造成本。Qjeednc
內容選自知乎，參考來源：Qjeednc
[1] 深度學習的興起，是通用計算的輓歌？ - EE Times ChinaQjeednc
（https://www.eet-china.com/news/201907120931.html）Qjeednc
[2] 摩爾定律失效，FPGA迎來黃金時代？ - EE Times ChinaQjeednc
（https://www.eet-china.com/news/201909191453.html）Qjeednc