晶片設計的步驟(後端設計篇)

2020-12-25 OFweek維科網

晶片設計分為前端設計和後端設計，前端設計（也稱邏輯設計）和後端設計（也稱物理設計）並沒有統一嚴格的界限，涉及到與工藝有關的設計就是後端設計。

晶片設計之後端設計

1． DFT

Design For Test，可測性設計。晶片內部往往都自帶測試電路，DFT的目的就是在設計的時候就考慮將來的測試。DFT的常見方法就是，在設計中插入掃描鏈，將非掃描單元（如寄存器）變為掃描單元。關於DFT，有些書上有詳細介紹，對照圖片就好理解一點。

2． 布局規劃（FloorPlan）

布局規劃就是放置晶片的宏單元模塊，在總體上確定各種功能電路的擺放位置，如IP模塊，RAM，I／O引腳等等。布局規劃能直接影響晶片最終的面積。

3． CTS

Clock Tree Synthesis，時鐘樹綜合，簡單點說就是時鐘的布線。由於時鐘信號在數字晶片的全局指揮作用，它的分布應該是對稱式的連到各個寄存器單元，從而使時鐘從同一個時鐘源到達各個寄存器時，時鐘延遲差異最小。這也是為什麼時鐘信號需要單獨布線的原因。

4． 布線（Place ＆ Route）

這裡的布線就是普通信號布線了，包括各種標準單元（基本邏輯門電路）之間的走線。比如我們平常聽到的0．13um工藝，或者說90nm工藝，實際上就是這裡金屬布線可以達到的最小寬度，從微觀上看就是MOS管的溝道長度。

5． 寄生參數提取

由於導線本身存在的電阻，相鄰導線之間的互感，耦合電容在晶片內部會產生信號噪聲，串擾和反射。這些效應會產生信號完整性問題，導致信號電壓波動和變化，如果嚴重就會導致信號失真錯誤。提取寄生參數進行再次的分析驗證，分析信號完整性問題是非常重要的。

6． 版圖物理驗證

對完成布線的物理版圖進行功能和時序上的驗證，驗證項目很多，如LVS（Layout Vs Schematic）驗證，簡單說，就是版圖與邏輯綜合後的門級電路圖的對比驗證；DRC（Design Rule Checking）：設計規則檢查，檢查連線間距，連線寬度等是否滿足工藝要求， ERC（Electrical Rule Checking）：電氣規則檢查，檢查短路和開路等電氣 規則違例等等。

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