濾波和抗幹擾是任何智能儀器系統都必須考慮的問題。在傳統的應用系統中，濾波部分往往要佔用較多的軟體資源和硬體資源。複雜可編程邏輯器件(CPLD)的出現，為解決這一問題開闢了新的途徑，採用CPLD實現濾波是一種高效可靠的方法。介紹了利用MAX+PLUSII對CPLD編程來實現對傳感器和按鍵信號濾波和抗幹擾。該方法已在產品開發中獲得了成功應用。
本文引用地址：http://www.eepw.com.cn/article/189775.htm關鍵詞： 複雜可編程邏輯器件 濾波 抗幹擾
1 濾波和抗幹擾概述
單片機應用系統的輸入信號常含有種種噪聲和幹擾，它們來自被測信號源、傳感器、外界幹擾源等。為了提高測量和控制精度，必須消除信號中的噪聲和幹擾。噪聲有兩大類：一類為周期性的;另一類為不規則的。前者的典型代表為50Hz的工頻幹擾，一般採用硬體濾波，使用積分時間等於20ms的整數倍的雙積分A/D轉換器，可有效地消除其對信號的影響。後者為隨機信號，它不是周期信號，可用數字濾波方法予以消弱或濾除。所謂數字濾波，就是通過一定的計算或判斷程序來減少幹擾信號在有用信號中的比重，故實際上它是一種軟體濾波。硬體濾波具有效率高的優點，但要增加系統的投資和設備的體積，當幹擾的性質改變時我們往往不得不重新搭接電路;軟體濾波是用程序實現的，不需要增加設備，故投資少、可靠性高、穩定性好，並且可以對頻率很低的信號實行濾波，隨著幹擾的性質改變只需修改軟體即可，具有靈活、方便、功能強的優點，但要佔用系統資源、降低系統的工作效率。一個傳統的實際系統，往往採用軟體和硬體相結合的濾波方法，這種結合是在兩者的優缺點之間尋找一個平衡點。
硬體抗幹擾主要採用隔離技術、雙絞線傳輸、阻抗匹配等措施抑制幹擾。常用的隔離措施有採用A/D、D/A與單片機進行隔離以及用繼電器、光電隔離器、光電隔離固態繼電器(SSR)等隔離器件對開關量進行隔離。
軟體抗幹擾主要利用幹擾信號多呈毛刺狀、作用時間短等特點。因此，在採集某一狀態信號時，可多次重複採集，直到連續兩次或多次採集結果完全一致時才視為有效。若多次採集後，信號總是變化不定，可停止採集，給出報警信號。如果狀態信號是來自各類開關型狀態傳感器，對這些信號採集不能用多次平均方法，必須完全一致才行。在滿足實時性要求的前提下，如果在各次採集狀態信號之間增加一段延時，效果會更好，能對抗較寬的幹擾。對於每次採集的最高次數限額和連續相同次數均可按實際情況適當調整。對於擾亂CPU的幹擾，可以採取指令冗餘和軟體陷阱等抗幹擾技術加以抑制。
2 利用CPLD實現數字濾波及抗幹擾
這裡介紹的採用CPLD實現信號濾波及抗幹擾的方法已經在智能儀器泵衝測量儀的開發中得到驗證。下面就如何採用CPLD對系統的四路外部傳感器脈衝信號和四路按鍵信號實現濾波、鎖存、中斷申請等功能進行闡述。
2.1 傳感器信號濾波
由於要對傳感器信號進行數字濾波，CPLD要引入時鐘信號。因而我們對CPLD定義一輸入端clki，作為數字濾波器的計數脈衝輸入端。clki由單片機定時器1定時產生500Hz脈衝。以一路為例，泵衝信號濾波部分如圖1所示。
摘 要：CPLD可編程技術具有功能集成度高、設計靈活、開發周期短、成本低等特點。介紹基於ATMEL 公司的CPLD晶片ATF1508AS設計的串並轉換和高速USB及其在高速高精度數據採集系統中的應用。
關鍵詞：CPLD 串並轉換 USB
可編程邏輯器件(PLD)是20世紀70年代在ASIC設計的基礎上發展起來的一種劃時代的新型邏輯器件。自PLD器件問世以來，製造工藝上採用TTL、CMOS、ECL及靜態RAM技術，器件類型有PROM、EPROM、E2PROM、FPLA、PAL、GAL、PML及LCA等。PLD在性能和規模上的發展，主要依賴於製造工藝的不斷改進，高密度PLD是VLSI集成工藝高度發展的產物。80年代末，美國ALTERA和XILINX公司採用EECMOS工藝，分別推出大規模和超大規模的複雜可編程邏輯器件(CPLD)和現場可編程邏輯門陣列器件(FPGA)。這種晶片在達到高集成度的同時，所具有的應用靈活性和多組態功能是以往的LSI/VLSI電路無法比擬的。自從跨入90年代以來，可編程邏輯器件CPLD/FPGA得到了飛速發展，向高集成度、高速度和低價位方向不斷邁進;不僅具有電擦除特性，而且出現了邊緣掃描及在線編程等高級特性;其應用領域不斷擴大，可用於狀態機、同步、解碼、解碼、計數、總線接口、串並轉換等很多方面，而且在信號處理領域的應用也活躍起來。使用CPLD可以提高系統集成度、降低噪聲、增強系統可靠性並降低成本。
本文主要介紹ATMEL公司的CPLD晶片ATF1508AS的特點及應用。ATF1508AS是利用ATMEL成熟的電擦除技術實現的高性能、高密度的複雜可編程邏輯器件(CPLD)，與ALTERA公司的EPM7000系列引腳完全兼容;可以將EPM7000的POF文件轉換為適合ATF1508AS的工業標準JEDEC編程文件，下載到ATF1508AS晶片中。
1 ATF1508AS的特點
ATF1508AS是利用ATMEL成熟的電擦除技術實現的高性能、高密度的複雜可編程邏輯器件(CPLD)。它有128個邏輯宏單元和最大100個輸入，能很容易地集成一系列TTL、SSI、MSI、LSI和傳統PLD的邏輯功能。ATF1508AS的增強型路由開關矩陣增加了可用的門數和設計改變時引腳鎖定的成功率，這是非常重要的。ATF1508AS有96個雙向I/O引腳和4個輸入引腳。這4個輸入引腳也可以用於全局控制信號、全局寄存器時鐘、全局復位和全局輸出允許。
128個宏單元中的每一個都產生一個隱藏的反饋迴路到全局總線，每一個輸入引腳、I/O引腳也都匯入全局總線。每個邏輯塊的開關矩陣從全局總線中選擇40個獨立的信號，每一個宏單元也產生一個返送邏輯項到局部總線。宏單元之間的級聯邏輯可以快速有效地實現複雜的邏輯功能。ATF1508AS包括八個這樣的邏輯鏈，每一個都能通過扇入最多40個乘積項實現邏輯項求和。
ATF1508AS是在系統編程(ISP)器件。它用工業標準的4腳JTAG接口(IEEE標準1149.1)，完全與JTAG的邊界掃描描述語言(BSDL)兼容。ISP允許器件不用從印刷電路板上拿走就可編程;除簡化生產流程外，ISP也允許通過軟體進行設計修改。
ATF1508AS的引腳保持電路提供對所有輸入和I/O引腳的設置。當任何引腳驅動到高電平或低電平，緊接著引腳被懸空時，引腳將保持先前的高電平或低電平狀態。這種電路防止沒有用到的輸入和I/O線懸空而成為中間的電壓值，這會導致不必要的功耗和系統噪聲。引腳保持電路去除了對外部上拉電阻的需要和直流功耗。
ATF1508AS的加密特性可以保護ATF1508AS的設計內容。兩個字節(16位)的用戶信號可被用戶存取，能存放工程名、部件號、版本或日期等，而且用戶信號的存取不受加密熔絲的狀態影響。
ATF1508AS具有上電復位特性。在上電期間，所有的I/O引腳將為三態，直到VCC到達上電電壓，這樣可防止在上電期間發生總線競爭。ATF1508AS的寄存器設計成在上電時復位，從VCC上升到VRST後的微小的延時，所有的寄存器將復位到低電平，輸出狀態要根據緩衝器的極性設置。這種特性對於狀態機的初始化是比較關鍵的。