失效分析論文:高速PCB阻抗一致性研究

隨著信號傳輸的高速化和高頻化發展，對印製電路板的阻抗設計及控制精度要求日趨嚴格，以減少信號在傳輸過程中的反射、失真等，保持傳輸信號的完整性。PCB製作時由於圖形分布均勻性、PP壓合厚度均勻性、線寬均勻性及電鍍均勻性等問題存在，會導致不同位置阻抗出現差異。本文通過在不同位置設計單端和差分阻抗線，綜合分析圖形分布、走線位置分布、銅厚等對阻抗一致性的影響，並對影響阻抗控制的關鍵因素進行分析，確定了影響阻抗一致性的主要因素及各因素作用強弱，可為PCB生產時提高PCB阻抗一致性提供參考和借鑑。

關鍵詞：阻抗控制；阻抗一致性；介質層厚度；線寬；高速PCB

1 前言

近年來，隨著電子技術的飛速發展，信號的上升沿時間越來越短，PCB信號傳輸頻率和速度也不斷提高［1］。同時，信號傳輸的高速化和高頻化發展使得傳輸線效應日趨嚴重［2］，信號在傳輸過程中更容易出現串擾、反射等問題，為保持傳輸信號的完整性、降低傳輸損耗，要求PCB在設計、製造過程中提高阻抗控制精度，儘可能地保證阻抗匹配［3］。對於高頻、高速電路，PCB阻抗控制精度一般控制在10％或7％，部分產品要求控制在5％範圍。

在生產過程中，PCB阻抗控制不僅要管控同一傳輸線的阻抗值在範圍內（同一傳輸線阻抗波動性），還需要保證整板不同傳輸線均滿足控制要求（不同傳輸線阻抗一致性）。由於圖形內真實走線是彎曲的、多樣的，無法對每組傳輸線進行測試。對於有阻抗控制要求的PCB，目前常見的做法是在PCB的拼版板邊或板中間位置設計阻抗測試條，這些測試條與PCB有相同的疊層、線寬／線距等，可通過檢測測試條的阻抗快速、方便地判斷PCB的阻抗控制情況。但是，由於電鍍邊緣效應、層壓板邊溢膠大及線路蝕刻均勻性等因素的影響，測試條與真實走線的阻抗存在一定的差異，使得測試條的阻抗結果無法有效代表走線的真實阻抗值。同時，板內圖形走線位置是多變的，有些傳輸線靠近拼版邊緣，有些位於拼版的中間位置，而層壓流膠、電鍍和蝕刻均勻性等會影響拼版不同位置的阻抗值。為實現高精度阻抗控制，提高拼版內不同傳輸線的阻抗一致性，降低阻抗測試條與拼版內線路的阻抗差異，必須了解影響阻抗一致性的因素，並針對性地進行優化改進。

本文通過試驗設計，針對拼版內阻抗一致性（真實走線之間、真實走線與阻抗測試條之間）的影響因素進行分析探討，量化分析了拼版不同位置處的介質層厚度（簡稱介厚）、介電常數、線寬、銅厚及阻焊層均勻性對阻抗的影響，得出各因素對板邊測試條與板內圖形阻抗差異的影響大小，並對差異的形成原因進行具體分析，可為高速PCB阻抗精度及阻抗一致性控制提供參考。

2 試驗方法

2．1 材料與設備

材料：規格為106、1080、3313的半固化片及0．1 mm芯板

設備：安捷倫E5071C網絡分析儀，金相顯微鏡

2．2 試驗原理及方法

2．2．1 不同位置阻抗差異及影響因素分析

採用不同含膠量的半固化片進行壓合，並在同一板面距板邊不同位置處設計50 Ω單端線和100 Ω差分線。製作完成後採用網絡分析儀測試拼版不同位置阻抗，切片分析拼版不同位置介厚、線寬、銅厚差異。

流程設計：開料→內層圖形→壓合→鑽孔→沉銅→板鍍→外層圖形→圖形電鍍→外層蝕刻→阻焊→沉金→測試

2．2．2 半固化片含膠量對不同位置介厚、介電常數及阻抗的影響分析

分別採用3張106、2張1080．和2張3313半固化片與1oz銅箔進行壓合，而後蝕去銅箔並測量不同位置介厚差異，並通過軟體模擬計算：（1）拼版不同位置因介質層厚度差導致的阻抗差異；（2）流膠差異對介質層介電常數的影響及由此導致的阻抗差異。

2．2．3 殘銅率差異對介厚控制及電鍍的影響

拼版內層圖形採用線寬為177．8 μm的線路，通過調節線路間距獲得殘銅率分別為0％－100％的模塊（步長為10％），外層殘銅率設計為20％、33％和50％。蝕刻後切片分析拼版不同位置處介厚、線寬和銅厚差異，並採用軟體計算其對阻抗的影響。

流程設計：開料→內層圖形→壓合→板鍍→外層幹膜→圖形電鍍→外層蝕刻→測試

3 結果與討論

3．1 距板邊不同距離處阻抗差異

圖6為拼版不同位置處單端線和差分線的阻抗測試結果及相應的介厚、線寬、銅厚變化曲線，由圖6A和圖6B可知，對於內層線路，靠近板邊的單端線（距板邊25 mm）的阻抗要比板中間小2～3 Ω，而板邊差分線阻抗則比板中間小3～4 Ω，當線路距板邊大於或等於50 mm時阻抗值變化幅度減小。對比圖6A和圖6B中的介厚、線寬、銅厚因素可知，三者中介厚受位置影響最大，且其變化規律與阻抗變化趨勢幾乎一致；不同位置處單端線寬和差分線寬差異在4 μm內，差異較小；而不同位置處銅厚變化則無特定規律，銅厚差異在1．5 μm內。因此，對於內層線路來說，影響不同位置阻抗一致性的最大因素是壓合後的介厚均勻性，其次則是線寬。

由圖6C和圖6D可以看出，對於外層線路，與板邊距離越大，阻抗值逐漸增大，當線路距板邊大於75 mm時，阻抗值變化幅度較小，逐漸趨於穩定。對比不同位置處介厚、線寬、銅厚可知，板邊（25 mm處）比板中間介厚小10 μm左右，線寬偏差在5 μm以內。由於電鍍邊緣效應，板邊銅厚要比板中間大2．5 μm左右。因此，對於外層線路來說，影響不同位置阻抗一致性的最大因素也是介厚均勻性。

3．2 介厚均勻性及其對阻抗的影響

由前文可知，介厚均勻性對內層和外層阻抗一致性均有很大的影響，在阻抗設計時，介厚包括芯板的介質層厚度和半固化片壓合後的厚度。一般來說，芯板的厚度均勻性較好，不同位置差異較小，但半固化片壓合後的介厚及均勻性常與設計值存在偏差，實際生產板不同位置處介厚有所差異（尤其是板邊和板中間區域），導致此差異的原因有：①圖形分布不均（即殘銅率不一致）；②板邊流膠速度較快，導致板邊位置介厚偏薄。

（1）殘銅率差異對介厚均勻性及阻抗的影響

對於不同型號PP，壓合時流膠長度存在差異，當高殘銅率區域、低殘銅率或無銅區面積較大時，由於流膠長度限制，不同區域介厚必然存在差異，尤其是中心位置，由於周圍膠的阻礙，高殘銅率區域中心的膠難以填充至缺膠區域，而低殘銅率區域中心也較難獲得填膠。為此，我們通過理論模型計算出不同基銅厚度時由於殘銅率差異導致的介厚差異，並計算其對阻抗的影響，其結果如表1所示。由表1可知，對於1 oz、0．5 oz和0．33 oz的銅厚，殘銅率為80％和無銅區介厚差異分別為25．1 μm、12．2 μm、8．1 μm，以單端微帶線為例，此介厚差異會導致阻抗相差4．65 Ω、2．36 Ω、1．59 Ω。

表1 殘銅率差異導致的介質層厚度及阻抗差異

註： 阻抗計算採用單端微帶線模型：Er＝3．95，W＝305 μm．

圖4為單張2116壓合後不同殘銅率處實測介厚，由圖可以看出，當銅厚為0．5 oz時，殘銅率為0％與殘銅率為100％區域介厚相差約為20 μm，也即殘銅率每相差20％，會導致介厚相差約4 μm；當銅厚為1 oz時，0％與100％殘銅率區域介厚相差約35．5 μm，也即殘銅率每相差20％，會導致介厚相差約7．1 μm。圖5為採用軟體模擬計算的介厚差異導致的阻抗偏差，由圖可知，對於外層單端線和外層差分線，介厚相差2．5 μm，阻抗偏差約0．6 Ω；對於內層單端線和差分線，介厚相差2．5 μm，阻抗偏差約為0．25 Ω和0．4 Ω。因此，板面不同位置處殘銅率的差異會對阻抗造成很大的影響，尤其是銅厚較大時。在生產過程中，需儘量減少同一板面不同位置的殘銅率差異，當殘銅率差異較大時，在不影響電氣性能的基礎上合理鋪設阻流點，減小拼版不同位置的介厚差異。

（2）含膠量對介厚均勻性及阻抗的影響

層壓時，溢膠會導致板邊介厚比板中間更薄，為研究板邊不同距離處介厚差異，對不同規格PP壓合後距板邊不同距離處的介厚進行了分析，結果如圖6所示。由圖可知，同一規格PP，與板邊距離越大，介厚呈增大趨勢，當距板邊75 mm時，介厚基本穩定；同時，PP含膠量越大，板邊與板中間介厚差異越大（106 PP板邊與板中間的介厚差約為0．19 mm，而3313 PP介厚差約為0．08 mm）。

為了更直觀分析不同位置與板中間介厚差異，對圖6的數據進行了處理，其結果如表2所示。由表可知，106與1080 PP壓合後，板邊25 mm處與板中間厚度偏差分別為10．53％和6．22％，而3313相對較低，偏差為4．81％，上述差異出現的原因是106與1080 PP的含膠量更高，壓合時板邊溢膠量相對較大，導致板邊介厚偏小。