「半導體產業園」—半導體知識科普
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W1901周 周報
大家好，上一周實在是沒發生什麼特別新聞，大概就是這幾條。
1，蘋果市值暴跌---自作孽不可活，沒啥好說的。
2，臺積電3nm解決水的問題，3nm廠房如期動工---感覺現在說這個有點太早。
3，傳英偉達將捨棄臺積電，將用三星EUV製作7nmGPU---新聞自己都說是傳言，沒啥可說的。
還有一些飯後談資，比如華為員工用蘋果發推特，運營商抱怨諾基亞，愛立信~這些還是不說了，大家當成飯後談資就夠了~
於是，我想了想這一周就和大家普及半導體知識吧。今天聊一下關於FinFET的工作原理，在看這篇文章之前，我希望你已經看了這兩篇文章（這可能最簡單的半導體工藝流程（一文看懂晶片製作流程）和 CMOS到底是怎麼工作的），因為傳統的MOS結構是基礎，如果不知道的話，在理解FinFET結構時，會非常困難.
這一期我將從FinFET好處，FinFET原理，FinFET物理結構，行業內怎麼定義多少納米工藝這四個部分來介紹。
為什麼會出現FinFET技術？
我們在聊傳統的MOS結構時，曾經畫過這樣的示意圖。這是一個典型的MOS結構，在之前的製程演變中，比如0.35um，0.18um，90nm，65nm等等，都是將中間的柵極變窄，這是製程進化的核心技術。我們常說的0.18um，90nm，65nm等等，其實就是指柵極在橫向的寬度。
但是在傳統MOS結構發展的22nm左右時，出現了一個每個半導體人都不想遇到的兩個問題。
第一，如果按照原來的MOS結構，線寬再縮小的話，源端和漏端會很容易短路。就是電子非常容易「不小心」從源端跑去漏端，這個不受柵極的控制。這是我們非常不希望看到的，因為會造成電路失效，變成一個不受控制的魔鬼。
第二，飽和電流太小，換句話說，就是源端到漏端的電流太小。我們當然希望這個電流越大越好，因為越大MOS開狀態和關狀態的區別就越大，行話叫開關特性好。
那怎麼辦呢？於是人們發明了FinFET技術和SOI技術來解決這個問題。由於現在FinFET技術是主流技術，臺積電，intel，三星，中芯國際都是使用這種技術。SOI技術現在只有GF在使用，所以我們主要聊FinFET技術。SOI的話，看看以後有時間再和大家聊。
FinFET的原理
可能是受到了第一部3D電影《阿凡達》的影響（開玩笑~），半導體工作者也從中受到啟發，既然我不能在平面上減少尺寸了，那可不可以在3D空間來做做文章呢？於是intel首先在22nm上採用了FinFET技術。我們首先看一下3D的FinFET和2D的傳統MOS有啥區別。
左邊是傳統的2D plannar結構，右邊是3D的 FinFET結構。假設我們的源端source和漏端Drain在左右兩側。那麼FinFET和傳統MOS最大的區別就是source和drain長高了。長高部分的高度就是上圖最右邊標註的Hfin,寬度就是Wfin。
那他是怎麼減少漏電並且提高飽和電流的呢（source到drain的電流大小）？首先，原來2D結構時，電子只在一個平面來運動，就是Si的表面，從source到drain。但是在3D結果中，由於高出來了，多了兩個側面來運動，所以相同時間內，電子的轉移量是2D的3倍，所以飽和電流理論上也是2D結構的3倍（其實不是啦，只是為了好讓大家理解）。正式因為飽和電流變大了，我可以不需要這麼寬的線寬就能達到我想要的電流。也就是說，原來2D結構中，我想得到9uA電流，線寬（上圖中的Lg）必須是20nm，但是用3D結構，我可以用60nm（Lg）就可以得到9uA的電流。所以source和drain的距離變大，也減少了那些「不小心」從source到drain的電子，所以減少了漏電。
為了更方便你理解，我畫了三張圖，是3D結構的三視圖。我們假設從上圖中的右側看去，3D結構的MOS應該是長這樣的。
上面的metal gate是在製程演變中，將poly gate換成了metal gate。SiO2也換成了high-K來代替。源端和漏端在屏幕的表面和裡面，電流方向是從屏幕表面流向屏幕裡面。為了方面理解我們再看看俯視圖（下左）和側視圖（下右）。因為這兩張圖是看不到fin和high-k的，所以我將metal gate畫成了半透明形式，方便大家觀看。
FinFET的物理結構
看完示意圖，我們再看一下實際的FinFET結構時長什麼樣的。我們先拿三星的16nm FinFET結構作為參考，下面這張是FinFET結構的俯視圖（只有Fin結構，還沒有製作成MOS）。
是不是感覺像是魚鰭一樣？所以大家也把FinFET結構叫做「鰭式結構」。下面這張圖是在製作完具體的MOS之後的FinFET結構。
上文提到過，在實際的結構中，俯視圖是看不到Fin結構的，只能看到source，drain和metal gate。其中上圖右下放的箭頭表示fin的方向（是左下到右上的方向），和它正交垂直的灰色條形結構時metal gate，白色結構時source和drain，上圖有標註。電流方向是從source到drain的方向，這個MOS是開是關是按照metal gate施加的電壓決定的。我們先不用管gate contact，那個是用來提供metal gate電壓的，不是我們今天的重點。
如果我們垂直於fin的方向切一刀（就是按照左上角，s和d之間的箭頭方向），看看截面，會出現什麼情況呢？會得到下面的圖形，這可能是我們最常見的FinFET結構圖形。
中間一條一條垂直方向的就是fin,上面倍metal gate覆蓋，中間有high-K作為隔離，電流方向從屏幕表面，流向屏幕裡面。如果把上圖局部放大，就是這個圖形。
當然，你也有可能會看到下面這張圖，這是平行於fin的方向切一刀看到的截面。在這個方向上會很容易看到有W（鎢）構成的contact，因為在這個方向上，左右兩邊是source和drain，常常會有contact把電流引出來。這個方向能看到的東西比較多，所以我先放個示意圖，然後再放一個實際圖形，對，沒錯，就是下面這個圖。
我們現在試想一下，如果按照綠色fin的方向切一刀，我們能看到什麼？先不要往下看，先想一分鐘。。。。。。
就是下面這個圖形。
其中，中間的灰色柱狀是metal gate，黑色的是contact（W），下面左右方向的一整條深灰色都是fin，不要問我，為什麼metal gate會長在fin 下面，因為這個涉及到TEM原理，又有很多內容，你只需要知道這是錯覺就夠了，電流方向是從左到右。
多少納米工藝是什麼意思
我們看新聞，經常會遇到一個問題，比如臺積電14nm量產，三星7nm量產。那這裡的7nm，14nm是怎麼定義的呢？
首先說一個事情，intel是在20nm/22nm的時候使用FinFET技術，三星，臺積電是在16、14nm的時候使用FinFET技術。之前都是使用planar 結構。
其實在使用FinFET技術之後，多少納米工藝就不是指柵極寬度，更不是指fin的寬度。比如在7nm製程中，沒有一個結構是7nm的。這些數字只是一個虛擬數字而已。它是按照摩爾定律的規律來命名的。比如22nm的時候，1平方微米只能裝下100個電晶體（舉例子啦，不要較真）。根據摩爾定律，22nm下一個節點應該是14nm/16nm.而且1平方微米應該能裝下200個電晶體。所以，不管我的fin是多寬，只要我滿足這個條件，就能叫它是14nm工藝。下面我們簡單羅列了intel，三星，臺積電pattern density等主要參數。
可以看到，根據切片結果，無論是看gate length，還是fin pitch，metal pitch等參數，在相同製程下，intel要比三星，臺積電要小。所以現在很多人說，intel的14nm就是臺積電三星的10nm，intel的10nm就是臺積電三星的7nm。
OK，暫時就想到這麼多，我覺得看完之後，你肯定了解FinFET的原理了。不要問我具體的process流程，大家混口飯吃都不容易，不要牽扯一些涉及到商業機密的問題。
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END
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