唐琦,徐宏傑,郭耀 發表於 2011-12-27 17:19:52
引 言
偏振控制器是一種重要的光器件，在光纖通信和傳感領域都有著廣泛的應用。實際運用中，偏振控制器的半波電壓與廠家給出的標稱值並不完全一致，導致了使用的不便。因此在使用時需要有與之配套的驅動電路。但是，許多廠家並不提供配套的驅動電路，即使提供，價格也昂貴，在實際工程開發中不能達到最佳性價比。因此，自主研製DPC的驅動電路是很有必要的。
本文以光纖擠壓型偏振控制器為研究對象，運用邦加球圖示法分析了其工作原理，並介紹基於DDS技術和FPGA的動態偏振控制器驅動電路的工作原理、系統結構及軟、硬體設計。測試結果表明，設計實現了驅動電路的預定功能，生成了4路頻率幅值均可調的正弦驅動信號。
1 DPC的工作原理
這裡研究的光纖擠壓型偏振控制器，其內部結構如圖1所示。它由4個壓電陶瓷光纖擠壓器(稱為擠壓器F1，F2，F3，F4)組成，其方位角分別為0°，45°，O°，45°，各擠壓器對應的驅動電壓為V1，V2，V3，V4。分別在4個擠壓器上加電壓信號驅動，產生相應的壓力擠壓光纖，形成線性雙折射，改變入射光波的相位差，從而實現任意偏振態轉換。
由文獻[3—5]和上述偏振控制器內部結構，可將擠壓器中的四段光纖(分別稱為d1，d2，d3，d4)看成不同方位角的相位延遲器。
(1)d1，d3可看成方位角為零的相位延遲器，只改變輸入光的相位延遲而不改變其偏振方向，在邦加球上表現為輸入偏振態繞S1軸的旋轉。
(2)d2，d4可看成方位角為45°的相位延遲器，也即旋光器和相位角為零的相位延遲器的合成，不僅改變輸入光的相位延遲，也改變其偏振方向，其偏振態變換在邦加球上表現為繞S2的旋轉。
圖2為d1，d2，d3，d4對偏振態變換在邦加球上的顯示。如圖2所示，在邦加球上，隨所加電壓的變化，d1或d3的輸出光起始偏振態S繞S1軸順時針旋轉。d2，d4的輸出光偏振態S'隨所加電壓變化在邦加球上繞S2軸逆時針旋轉。
圖2光纖擠壓器偏振態隨電壓變化的邦加球示意圖由此可知，只要輸入光的偏振態與F1和F2的方向都不垂直，則輸入光的偏振態都可以通過操作至少2個擠壓器改變到任意一個偏振態。
2 DPC的驅動電路設計
DPC驅動電路的設計基於DDS技術，系統主要由Xilinx Spartan-3系列FPGA、數/模轉換器LTC1668及寬帶放大器LT1812組成。
2.1 DDS的基本原理
DDS的基本原理是基於採樣定理。將相位累加器輸出的相位碼通過查表法映射成波形幅度碼，經模/數轉換和低通濾波後產生波形，其框圖如圖3所示。它主要由參考時鐘fref、相位累加器、相位寄存器、波形存儲器、數模轉換器及低通濾波器等部分構成。
DDS工作時，它將在時鐘脈衝的控制下，對頻率控制字F用累加器進行處理，以得到相應的相位碼;然後由相位碼尋址波形存儲器進行相位碼——幅度編碼變換後輸出不同的幅度編碼;再經過數模轉換器和低通濾波器處理，即可得到由頻率控制字決定的連續變化的輸出波形。
2.2 硬體組成
DPC的驅動電路是基於偏振度測試系統平臺(見圖4)研製的。DPC用於將輸入光擾偏後輸出，再經檢偏器和探測器將光強信息轉化為數字量送入FPGA，FPGA對數據進行處理後再對DPC的驅動電壓做出調整並輸出，以達到完全擾偏的目的。
要實現完全擾偏，也即是讓輸入偏振態在一定時間內遍歷各個偏振態。根據DPC的工作原理及實驗嘗試，測試系統使用4路正弦信號同時驅動4個光纖擠壓器。根據DPC自身性質，所需提供電壓最大值應小於2 V，正弦波頻率應小於2 000 Hz。因此，驅動電路需要提供4路大於零的正弦波驅動信號，其峰值應小於2 V。且正弦波頻率各不相等，均小於2 000 Hz。
驅動電路的硬體結構如圖5所示，4路電壓驅動設計均相同。採用16位高精度數/模轉換器LTC1668，將FPGA輸出的數據轉換為模擬電流，再經運放LT1812將電流轉換為電壓。
LTC1668工作在士5 V雙極性電壓供電情況下，其參考電壓由內部提供，輸出採用單端電流輸出模式。寬帶放大器LT1812完成電流一電壓轉換，最終輸出符合要求的正弦信號。
2.3 軟體設計
FPGA是驅動電路的控制核心。FPGA接收ADC轉換的光強信息數據，並傳送給DSP;再根據DSP計算所得的數據(即正弦驅動信號的頻率f)判斷是否符合要求，若符合要求則進入DDS子模塊，得到幅度碼並發送給LTC1668，以輸出需要的正弦波。FPGA主模塊流程圖如圖6(a)所示。
式中：fo是輸出頻率;fref為DDS參考時鐘頻率，由FPGA將晶振輸入時鐘經內部鎖相環分頻後產生。
由相位步進累加可得到相位碼，再尋址波形存儲器即可完成相位——幅度轉換，得到相應的幅度碼，輸出給主模塊。由於驅動信號為正弦波，波形存儲器直接調用FPGA內部模塊sin_COS_lookup_table，輸入與輸出數據位寬均為16位。DDS子模塊流程圖如圖6(b)所示。
2.4 實驗測試結果
實驗時設定4路正弦驅動信號V1，V2，V3，V4的頻率分別為f1=2 000 Hz，f2=1 000 Hz，f3=1 800 Hz，f4=1 500 Hz。
示波器上觀測的波形如圖7所示。
波形使用雙通道示波器觀測，2通道探頭設置為10檔。從圖7中可以看出，輸出波形較為穩定。如果在FPGA程序內增大sin_COS_lookup_table模塊的輸入數據位寬，也即增大採樣點數，可以得到精度更高的輸出波形。
3 結 語
實驗測試結果表明，所設計的調製電路能夠輸出4路頻率可調的正弦信號，輸出信號穩定，控制靈活，工作性能可靠。該方法思路簡單，採用Verilog語言設計並調用FPGA內部模塊，設計靈活透明，且外圍電路較為簡易，具有良好的實用性和性價比。
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