一種以三個晶片級聯而成的窄脈衝小信號運算放大電路

2020-11-22 電子發燒友

一種以三個晶片級聯而成的窄脈衝小信號運算放大電路

佚名 發表於 2017-11-30 15:40:54

摘要：文中設計並實現了一個窄脈衝小信號運放電路。在文章的開始首先介紹了運放的使用背景以及這次設計的目的，然後介紹了設計思路和具體的電路實現，最後對該運放進行測試。測試表明該運放能夠對上升沿為50ns的窄脈衝小信號進行放大。

運算放大器是具有很高放大倍數的電路單元。在實際電路中，通常結合反饋網絡共同組成某種功能模塊。由於早期應用於模擬計算機中，用以實現數學運算，故得名"運算放大器".運放是一個從功能的角度命名的電路單元，可以由分立的器件實現，也可以實現在半導體晶片當中。隨著半導體技術的發展，大部分的運放是以單晶片的形式存在。運放的種類繁多，廣泛應用於電子行業中。

文中介紹的就是一種以三個晶片級聯而成的差分運算放大器，該運放能實現窄脈衝小信號放大，脈衝的上升沿可以達到50ns.

1 設計目的

根據項目需要，本次設計的差分運算放大器是用於放大檢波器輸出的信號的，由於接收機接受的信號是小信號脈衝調製，因此設計的運放必要能夠放大小信號窄脈衝。因為在小信號情況下，檢波器輸出為毫伏級別，而指標要求輸出在-2~+2V之間，所以設計的差分放大電路放大倍數約100倍。

2 設計思路

由於此次設計的運放是為了放大脈衝信號的，所以必須要考慮脈衝信號上升沿的問題，如果上升沿時間太大會導致脈衝信號的失真，因此設計的最初就是要限定脈衝信號上升沿時間T<50ns.由於脈衝信號的帶寬和上升沿存在如下關係：F×T=3.5（F表示帶寬），可知上升沿時間越小，帶寬就越大，當上升沿時間T=50ns時。帶寬就要達到70MHz.因為運放的帶寬和增益成反比，如果只使用一級運放，在達到要求帶寬的同時增益就達不到要求的100,因此本次設計的運放採用兩級放大結構，每級放大10倍。

3 相關電路

從以上分析可知本次運放電路採用兩級結構。第一級首先對基帶信號進行差分放大，晶片選擇AD公司的ADA4817-1和ADA4817-2,第一級放大電路如圖1所示。

 

第一級放大所用的晶片ADA4817-1（單通道）和ADA4817-2 （雙通道）FastFET放大器是單位增益穩定、超高速電壓反饋型放大器，具有FET輸入。這些放大器採用ADI公司專有的超高速互補雙極型（XFCB）工藝，這一工藝可使放大器實現高速和超低的噪聲（4nV/√Hz;2.5 fA/√Hz）以及極高的輸入阻抗。

將第一級輸出的信號進行二次放大，第二級放大選擇AD公司的AD8009晶片。圖2所示是第二級放大電路。

 

 

第二級放大所用的晶片AD8009是一款超高速電流反饋型放大器，壓擺率達到驚人的5 500 V/μs,上升時間僅為545ps,因而非常適合用作脈衝放大器。

此外為了防止自激，在兩級放大的中間連接了一個10Ω電阻。圖3是差分運放的整體原理圖。

 

 

4 結束語

綜上所述，說明該運放幾乎無失真的將檢波器輸出的毫伏級窄脈衝小信號放大了接近100倍。這證明本次設計的差分運放是能夠滿足要求的並且性能良好。

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