提高環路的穩定性的CMOS電荷泵鎖相環電路設計

提高環路的穩定性的CMOS電荷泵鎖相環電路設計

電子設計 發表於 2018-12-25 09:37:00

鎖相環（phase-locked loop,PLL）是一個閉環負反饋系統，能夠準確地產生一系列與參考頻率同相位的頻率信號，是現代通信及電子領域中必不可少的系統之一，通常被用於頻率合成、同步信號產生、時鐘恢復以及時鐘產生等。電荷泵鎖相環（charge pump phase-locked loop,CPPLL）因其自身所具有的開環增益大、捕獲範圍寬、捕獲速度快、穩定度高和相位誤差小等優勢，現已廣泛應用在無線通信領域中。

在整個電荷泵鎖相環系統中，電荷泵電路起著非常關鍵的作用。傳統的電荷泵電路，其內部存在的一些非理想因素直接影響著整個環路的工作性能，如存在電荷洩漏、電流失配、電荷共享、時鐘饋通等問題，會導致壓控振蕩器輸出頻率產生抖動和相位發生偏差。

本文首先介紹了鎖相環系統的工作原理，其次重點分析了傳統電荷泵電路存在的一些不理想因素，並在此基礎上，提出了一種改進型的電荷泵電路，減小了鎖相環的相位誤差。此外，通過設計倍頻控制模塊，擴大了鎖相環的鎖頻範圍。

1 系統結構及工作機理

電荷泵鎖相環通常由鑑頻鑑相器（PFD）、電荷泵電路（CP）、低通濾波器（LPF）、壓控振蕩器（VCO）以及分頻器（FD）構成。本文設計的鎖相環系統結構如圖1所示，環路具體工作原理為：通過檢測PFD輸入端的參考信號fref與環路反饋信號fdiv的相差和頻差，輸出相應的電壓信號VUP和VDN,來控制CP的工作狀態。電荷泵電路將UP和DN信號轉換為壓控振蕩器的控制電壓VC輸出。VC通過LPF濾除高頻分量，輸出直流電平，最終作為壓控振蕩器的控制信號。隨著鑑頻鑑相器的兩路輸入信號間的頻差與相差不斷減小，VC為某一恆定的電壓值時，環路達到鎖定狀態。

圖1 電荷泵鎖相環結構

設計時增加了倍頻控制（multiple frequencycontrol,MFC）模塊，與分頻器和壓控振蕩器配合使用，通過控制位的邏輯輸入，一方面可以編程鎖頻倍數，控制整個環路的倍頻數；另一方面可以控制VCO差分延遲單元的跨導，從而改變VCO的電壓增益調節其輸出範圍。

圖2 給出了圖 1電路的線性等效模型。圖中：Ip為電荷泵電流；F（s）為濾波器傳輸函數；KVCO為壓控振蕩器的增益；N為分頻比；φin為輸入參考相位；φout為輸出相位；φdiv為分頻後的反饋相位。

圖2 電荷泵鎖相環線性等效模型

可推出整個系統的開環傳遞函數H（s）為

式中s為拉普拉斯變換式中的復變量，濾波器傳輸函數F（s）可以進一步表示為

式中：R,C1和C2分別是圖1中相應的電阻和電容值。由式（2）可以看出濾波器傳輸函數F（s）為二階線性系統，對於二階線性系統來說，其傳輸函數的分母可以表示為ζ2+2ζωn+ωn2,其中ωn是固有頻率，ζ是阻尼係數。設計時為了減少環路的抖動，同時保證環路工作的穩定性，一般將環路固有頻率ωn設計為參考頻率的1/10~1/20,阻尼係數ζ設計為0.3~0.7.

2 電荷泵電路設計

傳統的電荷泵電路如圖3所示，電流源Iref通過電流鏡像為M2和M7提供與Iref成比例的鏡像電流IUP和IDN.PFD的輸出邏輯信號VUP和VDN控制開關管M3和M4的導通與關斷，M3和M4交替導通給濾波電容CC充放電得到電荷泵輸出電壓VC.然而，由於MOS器件以及電路結構所具有的一些非理想因素，該電路存在充放電電流失配、電荷共享和時鐘饋通等問題。

圖3 用於鎖相環的傳統電荷泵電路

傳統電荷泵電路的充放電電流是由普通電流鏡提供的，其中M1和M2構成充電電流鏡，M5和M7構成放電電流鏡，理想的情況是充放電流能保持一致。然而工作在飽和區的電流鏡MOS器件受到溝道長度調製效應的影響，鏡像電流會隨源漏壓差的變化而變化。具體來說，一方面，M6和M7的鏡像電流會因它們的漏極電壓不同而不同，進而造成電荷泵充放電電流不同；另一方面，VC電壓在一定範圍內變化時，M2和M7輸出的充放電電流也不能保持一致。

由於電流失配所造成的相位誤差可表示為

式中：ICP是設定的電荷泵電流大小；ΔICP為電荷泵的失配電流；Δton是PFD電路產生的導通時間；Tref為基準周期。從上式可以看出，電流失配值對相位誤差的影響是成正比關係的，因此，消除電荷泵電路中的電流失配就顯得尤為重要。

在電荷泵充放電周期中還存在電荷共享和時鐘饋通現象的影響。在充電時M3導通，M2的漏端電壓降低到VC值，同時M4關斷，M7的漏端電壓降低到零；在放電時M3關斷，M2的漏端電壓升高到VDD值，同時M4導通，M7的漏端電壓升高到VC值。由於M2和M7的漏極存在寄生電容，其在充放電周期中就會吸收和釋放電荷，因此會影響電荷泵的輸出，這一現象稱為電荷共享。另外，在充放電周期中，M3和M4柵極寄生電容在時鐘信號的驅動下也會產生電荷的釋放和吸收現象，從而影響電荷泵輸出，這一現象又稱為時鐘饋通。

針對傳統電荷泵電路中存在的電流失配、電荷共享和時鐘饋通的問題，本文提出了一種改進型的電荷泵電路，如圖4所示。

圖4 用於鎖相環的改進型電荷泵電路

如圖4所示，首先為了抑制開關管時鐘饋通現象，將開關管M8和M2與電流鏡管M6和M4的位置進行交換，這樣可以有效降低開關管漏極電壓的變化幅度。同時，增加了開關管M1,M7和M9來分別匹配M2,M8和M10,以消除電流鏡像的誤差。

此外，增加的開關管M11和M12分別與M8和M2反相導通，這樣就可以抵消時鐘饋通和電荷共享現象產生的電荷。

針對電流鏡失配的問題，採用了負反饋的方式來抑制充放電電流鏡的失配。具體做法是，M5,M6和M10構成電流鏡將基準電流Iref鏡像後由M6輸出電荷泵的充電電流。M5的漏極電流流過M3,然後M3與M4構成的電流鏡由M4輸出電荷泵的放電電流。放大器OP的引入，在VX節點形成負反饋，就可以嚴格保證VX=VC,這樣幾乎完全消除了電流鏡漏極電壓的不同帶來的充放電電流失配問題。

另外，開關管M11和M12的漏極連接到了VX節點，因為VX=VC,所以M11和M12的漏極電壓也等於VC,這樣做既匹配了時鐘饋通和電荷共享現象產生的電荷，又避免了M11和M12的漏極直接連接到VC對電荷泵輸出的影響。

放大器OP採用了軌對軌結構，以保證輸入和輸出電壓的擺幅範圍，以增大電荷泵輸出電壓的線性範圍。電容C1的引入，既具有穩定負反饋環路的作用，又起到濾波VX電壓毛刺幹擾的作用。

3 其他模塊電路設計

3.1壓控振蕩器

由於摺疊式差分環形壓控振蕩器的電路結構簡單、控制線性度好和噪聲小，所以本次設計的壓控振蕩器採用四級差分延時結構來實現，電路結構如圖5所示。

圖5 壓控振蕩器電路

壓控振蕩器差分延時單元如圖6所示。延遲單元的線性度和延遲時間範圍決定了壓控振蕩器的線性度和頻率範圍。為了最大化利用電荷泵輸出電壓的範圍，以提高鎖相環的噪聲抑制能力，在壓控振蕩器延遲單元設計上採用了分段線性的方式，將延遲時間分成三段控制。控制電壓VC分別控制MOS管M7,M8和M9的柵極電壓，以形成3路不同電流來控制延遲單元的線性範圍。其中M10,M11和M12作為開關管由圖1中的MFC單元產生邏輯信號進行控制，根據頻率範圍的不同選擇其中一路的電流路徑。為了改善受控電流隨控制電壓VC的線性度，為M7,M8和M9增加了源極負反饋電阻，經驗證優化的阻值分別為0.4,5和50kΩ。另外，為了提高壓控振蕩器的工作頻率，增加了M7的管子個數，設計中選取M7的管子個數是M8和M9的4倍。此外，延遲單元的最後一級增加了一緩衝級，將雙端輸出轉換為單端輸出。

3.2鑑頻鑑相器

鑑頻鑑相器電路如圖7所示，它由兩個帶復位功能的D觸發器構成，設計時在信號路徑上增加了傳輸門單元，用來匹配UP和DN控制信號之間的延遲。電路採用高電平實現復位，鑑相範圍為-2π~2π。通過改變反相器的尺寸，可以調節復位脈衝延時寬度，消除鑑相死區，提高鑑相精度。

圖6 壓控振蕩器差分延遲單元

圖7 鑑頻鑑相電路

4 結果分析

本文提出的電荷泵鎖相環電路基於 Dongbu HiTek 0.18 μm CMOS工藝設計，採用Hspice模型進行了詳細的仿真驗證。

圖8是典型模型下電荷泵充放電電流匹配性仿真結果，仿真結果表明，輸出電壓在0.25~1.5 V變化時，電荷泵的充放電電流一致性保持很好。表1給出了在不同工藝角、不同輸出電壓下，電荷泵充放電電流的相對失配量（或相對誤差δi,用百分比表示），由表1的數據可以看出，本文改進的電荷泵電路有效抑制了充放電電流的失配。

圖8 電荷泵電流匹配性仿真結果

表1 不同工藝角下電荷泵充放電電流的相對失配量（δi）

圖9給出了壓控振蕩器的控制電壓與輸出頻率關係的仿真結果，從圖中可以看出，按照輸出頻率的不同，延遲單元產生的三段不同的線性度，分別對應圖6中的接0.4,5和50 kΩ電阻的電流路徑。該線性範圍大致可以分為：25~120 MHz為第一段；120~650 MHz為第二段；650 MHz~2.2 GHz為第三段。第一和第二階段的線性範圍較寬，而第三階段進入高頻後線性範圍有所下降，但總體來看所採用的分段線性控制實現了較好的效果。

圖9 壓控振蕩器的控制電壓與輸出頻率關係曲線

圖10給出了鎖相環建立過程的仿真波形，圖中給出的是VCO控制電壓的波形，在輸入參考頻率為31.5 MHz、頻率反饋設置為32分頻時，系統鎖定時間約為1.5μs.MFC模塊的採用和壓控振蕩器分段線性的處理有效擴展了鎖頻範圍，輸出頻率在25 MHz~2.2 GHz內可調。在實際應用中，可以通過選擇常用晶振頻率和整數分頻倍數獲得更多的輸出頻率。圖11和圖12分別給出了輸出頻率在100 MHz~2.2 GHz變化時，鎖相環的捕獲時間tcap和穩態相對相位誤差δp的變化曲線。結果表明，在100MHz~2.2GHz的輸出頻率範圍內，鎖相環的捕獲時間小於2μs,相位相位誤差小於0.6%.

圖10 鎖相環建立過程的瞬態仿真波形

圖11 捕獲時間（tcap）與輸出頻率的對應關係曲線

圖12 穩態相對相位誤差（δp）與輸出頻率的對應關係曲線

5結語

設計了一種寬頻率範圍的CMOS鎖相環（PLL）電路，通過提高電荷泵電路的電流鏡鏡像精度和增加開關噪聲抵消電路，有效地改善了傳統電路中由於電流失配、電荷共享、時鐘饋通等導致的相位偏差問題。另外，設計了一種倍頻控制單元，通過編程鎖頻倍數和壓控振蕩器延遲單元的跨導，有效擴展了鎖相環的鎖頻範圍。該電路基於Dongbu HiTek 0.18μm CMOS工藝設計，仿真結果表明，在1.8 V的工作電壓下，電荷泵電路輸出電壓在0.25~1.5 V變化時，電荷泵的充放電電流一致性保持很好，在100 MHz~2.2 GHz的輸出頻率內，頻率捕獲時間小於2μs,穩態相對相位誤差小於0.6%.

在環路中增加了倍頻控制模塊MFC和壓控振蕩器分段處理，有效擴展了鎖頻範圍。該電路基於Dongbu HiTek 0.18μm CMOS工藝設計，並進行了全面的仿真驗證，結果表明：輸出頻率在100 MHz~2.2 GHz內變化時，頻率鎖定時間和相位誤差都得到了有效控制，驗證了設計的有效性。

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