EUV吞吐量/掩膜/成本/光罩/產能/工藝步驟深度分析,臺積電、格羅方...

　　在每年一度的半導體行業戰略研討會（ISS）上，半導體行業的高管們都會討論半導體技術趨勢和全球市場的發展。這篇文章介紹了一位行業觀察家在會議上分享的內容和結論。

　　為什麼使用EUV？

　　半導體行業的公司過去曾經討論過，當EUV光刻技術的成本低於光學光刻時，將在半導體製造中實施EUV技術，但是現在，一些其它的因素正在推動EUV技術的採納。

　　周期時間 - 單次EUV曝光可以取代3次或更多的光學曝光，每個掩模層可以節省大約1.5天的時間。

　　邊緣放置誤差（EPE） - 創建圖案時使用多個掩膜會導致EPE的增加，將多個光學掩模簡化為單個EUV掩模可以將EPE減少高達90%。

　　圖案保真度 - EUV能夠創建出比多重圖形曝光技術更一致和更清晰的圖案，從而能夠實現更嚴格的電氣參數分布。

　　成本 - 在某些情況下EUV也可能節約成本，但驅動EUV的主要是以上三點，即便稍微貴一些，EUV也會因為上述三個優勢而被使用。

　　哪裡需要EUV？

　　NAND

　　不需要-NAND正處於從2D向3D的轉換過程中（2017年，3D NAND的產量首次超過了2D NAND），NAND發展的主要驅動來自於層數的擴展，而不是光刻技術的進化。3D NAND相對更適合光學光刻，主要受到沉積和蝕刻發展的推動。

　　邏輯器件

　　需要-目前正在爬產的7nm邏輯器件使用光學光刻，有80多層掩膜，5nm器件的掩膜數量將增加到100多個，而且整個周期時間長達6個月。我們預計，EUV將用於第二代和第三代7nm邏輯工藝。

　　DRAM

　　需要-但是落後於邏輯器件。相較於邏輯器件，DRAM的工藝更簡單，掩模數量大約有5nm邏輯工藝的一半，多重圖案掩膜數也更少。三星已經推出了18nm的DRAM，而且在沒有採用EUV技術的情況下推出了更低工藝尺寸的DRAM。我們預計EUV將被用到DRAM上，但是在時間上會落後於邏輯器件。

　　第一代7nm邏輯工藝（7）

　　臺積電宣布於2017年第三季度投產了其7FF工藝，目前正在爬產階段。格羅方德預計將在今年晚些時候推出其7LP工藝。這兩種工藝都是基於光學光刻的，沒有使用EUV光刻層。這兩種工藝的最小金屬間距（MMP）均為40納米，採用SADP生產出1D金屬圖案。

　　第二代7nm邏輯工藝（7c）

　　去年，格羅方德在其技術研討會上討論了他們在EUV上的第一步動作，即在沒有保護膜的情況下使用EUV製造觸點和過孔。觸點和通孔的開口面積較小（約百分之幾），因此落在光罩上的粒子不太可能導致印刷缺陷。在沒有保護膜的情況下生產觸點和過孔可以最大限度地提高吞吐量，並且開始使用EUV時無需使用保護膜。雖然目前還沒有足夠的數據能夠確定這種生產方式能夠達到可以接受的良率，但是格羅方德認為可以。

　　臺積電已經在私下討論將EUV引入第二代7nm工藝的可能性。在日前舉辦的2017年Q4法說會上，臺積電透露，其極紫外光光刻機（extreme ultraviolet lithography: ，簡稱EUV光刻機）產能已經取得了較大的進步，目前已經將其電源功率提高到160W，助力7nm和5nm製造，而250瓦EUV也已經安裝到位。

　　相對來說，7c比較容易實現，不會造成面積縮小，所以不需要重新設計，7c中使用5個EUV光刻層替換15個光學光刻層，從而減少了周期時間，EPE和來改善循環時間，EPE和電氣分布特性也得到了改善。

　　為了實施7c工藝，需要以下條件：

　　高吞吐能力的EUV工具-在某種程度上，確定的功耗和吞吐量是不變的。ASML的機器有多個旋鈕可以調整吞吐能力，他們現在正在盡最大努力提高吞吐能力和機器運行時間。他們現在出貨的NXE3400b應該滿足這個要求。

　　大於90%的正常運行時間-在12月份的IEDM會議上，英特爾表示他們的EUV機器的正常運行時間只有75%左右。我採訪光刻技術專家時著重提出了這個問題。ASML應該有計劃改善正常運行時間，NXE3400b的正常運行時間預計好不少。

　　保護膜 - 如果需要使用保護膜，它必須確保能夠承受所使用光源的功率。這個應該沒有問題。

　　光罩檢查-儘管不是最佳方案，但是現在使用eBeam檢查。

　　光刻膠 - 目前的光刻膠對於7nm來說已經足夠好了，儘管針對30mJ/cm2的劑量可能比針對20mJ/cm2的要高。

　　據這位觀察家預計，2019年早期7c工藝就會投產。

　　第三代7nm邏輯工藝（7+）

　　臺積電和格羅方德都宣布了各自的7nm+計劃，這種工藝下採用EUV光刻技術，接觸和過孔需要增加1個單獨的金屬層。這將導致尺寸的縮放，因此需要客戶重新設計。三星的7LPP工藝也面臨這個情形。為了在金屬層上採用EUV光刻技術，因為金屬層的開放面積比例較高，因此需要使用保護膜。

　　據我預計，7nm+工藝的MMP為36nm。在使用EUV的情形下，設計可以是2D模式，而不是7和7C使用的1D。這意味著不僅最小金屬間距會從40nm降低到36nm，設計還會從1D向2D的方向發展，從而改善布線效率，並進一步降低矽片尺寸。7+工藝將用9個EUV層代替23個光學層。

　　為了實現7+工藝，需要以下條件：

　　與上述7c要求相同的條件；

　　臺積電和格羅方德的7和7c產品需要重新設計。

　　一個保護膜，理想的傳輸效率> 90%。

　　光化檢查，保護膜可以不進行eBeam檢查。

　　據預計，7+工藝將在2019年中到晚些時候開始進入爬產階段。

　　英特爾怎麼樣？

　　英特爾的10nm工藝正處於爬產階段，它和代工廠的7nm+工藝類似。英特爾的10nm工藝使用了代工廠沒有使用的一些尺寸增強技術，對於一些隨機邏輯單元來說可能密度更高，但代工廠的SRAM單元尺寸更小，所以哪種工藝密度更高取決於具體設計。

　　英特爾公司光刻總監Janice Golda在最近接受採訪時表示，英特爾還沒有決定是否推出一個EUV節點，但是在準備就緒時會推出。

　　英特爾對工藝的進展介紹引申出一個因問題，7nm何時爬產？英特爾曾經表示是2020年，但可能會跳票。

　　英特爾正在計劃推出10nm+和10nm++工藝，當被問及英特爾是否可能為其中一個工藝引入EUV時，Janice表示可以。據我估計，英特爾會在2019年推出的10nm+工藝上採用EUV。

　　5nm邏輯工藝（5）

　　在5nm中會更廣泛地在11層或12層中使用EUV，EUV用於觸點、過孔以及關鍵金屬層，也可能用於鰭片切割。

　　鰭片和柵極目前分別採用SAQP和SADP工藝生產。由於SADP和SAQP能夠產生電晶體成型所需的平滑線條和空間，因此我預計，即使引入了EUV，SADP和SAQP工藝也能繼續使用。然而，在產生5nm的鰭片時，需要使用4或5個基於SAQP工藝的切割掩模，這道工藝可以用單個EUV切割掩模來替代。

　　最小金屬間距將是將是26nm，這是1D EUV的間距閾值。

　　三星的路線圖是在2019年推出6納米和5納米，而臺積電也宣布將在2019年推出5納米。格羅方德還沒有宣布5nm的推出日期，據我預計會是2020年。

　　為了實現5nm邏輯工藝，需要以下條件：

　　和7c/7+工藝相同的條件；

　　保護膜的傳輸效率> 90%或更好；

　　光化檢查技術是必須的；

　　更好的光刻膠。一位光刻技術專家曾經說過，5nm的缺陷率太高了，光刻膠的劑量可能會在70mJ/cm2左右。除非使用更好的光刻膠，否則劑量會隨著間距的縮小而增加，為了實現合適的吞吐能力，我們需要把劑量控制在50mJ/cm2以下。鑑於6nm/5nm的推出時間預計為2019年底，因此留給光刻膠的改善時間只有12到18個月。

　　EUV吞吐能力

　　了解保護膜的吞吐能力和光刻膠劑量如何影響EUV的吞吐能力是非常重要的。ASML有許多可調整項可用於優化EUV工具，但是我無法得知它的吞吐能力模型，所以下面給出的只是對吞吐量的簡單近似。此處所示的吞吐能力不是絕對值，只是表示相對的影響。

　　首先要了解的第一件事是光通過曝光工具的路徑。EUV光穿過保護膜（如果使用保護膜的話）後，從光罩上反彈，然後再次穿過保護膜（如果使用保護膜的話）。還有一種可選的類似於保護膜的薄膜，可以實現更高的傳輸效率。圖1顯示了光在曝光工具中的傳輸路徑。

　　圖1 光在曝光工具中的傳輸路徑

　　目前，保護膜的透光率為83%，通過兩次後，只有69%的光線到達晶圓上，如果再使用薄膜的話，透射率就降到了60%。如果將保護膜的透光率提高到90%，那麼只有81%的光線到達鏡片上，如果晶圓同時帶有保護膜和薄膜的話，透射率便會降至77%。

　　圖2顯示了吞吐能力和劑量以及透射率的關係。

　　圖2 EUV系統吞吐量

　　圖2中的虛線表示在250瓦的光源下，採用96個步驟，不使用保護膜，劑量為20mJ/cm2，吞吐能力能夠達到ASML之前宣布的125wph。在ISS會議上，ASML談到了以更低的功率、更長的正常運行時間得到125wph吞吐能力的方法。如果需要更多的工藝步驟的話，吞吐能力便會下降，邏輯器件的平均工藝步驟為110個左右。邏輯晶片不會填充整個光罩區域。圖2顯示了劑量對吞吐能力的巨大影響。ASML可以通過一些方式將這個曲線平坦化，降低劑量的影響，但是劑量仍然是影響吞吐能力的一個關鍵因素。

　　劑量和吞吐能力

　　從圖2可以看出，劑量增加會降低吞吐能力。基於我和多位使用EUV工具的光刻工程師的討論，目前的7nm工藝預計會使用30mJ/cm2的劑量。到5nm時，除非光刻膠技術出現明顯的提升，否則它的劑量會大幅上升到70mJ/cm2。為了保證合理的吞吐能力，需要把5nm的劑量降低到50mJ/cm2以下，為了實現6nm/5nm的量產計劃，還有12到18個月的時間解決光刻膠問題。

　　晶圓產量預測

　　在預期中的7、7c、7+（和英特爾的10+）工藝爬產之後，我開發了一個圖3所示的晶圓產量預測（以千片晶圓/年為單位）。

　　圖3 晶圓產能預測

　　這個表給出的只是邏輯器件的預測，在邏輯器件之後，預計DRAM將會在2020年和2021年用上EUV光刻技術。圖標中包含了全球用於邏輯器件的300mm晶圓產能，以及EUV的佔比。2019、2020以及2021年EUV的佔比分別為2.75%、5.40%和8.52%。圖中邏輯器件晶圓產能數據來自於IC Knowleddge-300mm Watch資料庫-2017-第六版。

　　圖中還給出了EUV層數數據。我將各個工藝需要的EUV層數和當年上線的EUV工具進行了對比，經過對吞吐能力的保守預測之後，我發現它們將消耗掉大部分可用產能，只有一少部分能夠用在DRAM的生產上。我將這些層數預測值拿給ASML看，和ASML的預期基本一致。

　　掩膜

　　圖4顯示了7nm、7c、7+和5nm預計的掩膜數量和計算得出的周期時間。從這張圖可以看出，採用光學光刻技術的5nm晶圓的生產周期時間大約需要6個月，而使用EUV光刻技術的話，周期時間不到4個月。

　　圖4 不同工藝節點的掩膜數量和周期時間

　　成本

　　在圖5中，我比較了7c和7nm工藝的晶圓成本、資本支出、潔淨室面積和周期時間的預測值。目前7nm的EUV掩模成本大約是ArFi掩模成本的6倍，雖然成本會隨著產量的增加而下降，但是我認為它的下降幅度有限。7nm需要83個光學掩模，而7c工藝則需要68個光學掩模和5個EUV掩模。假設使用250瓦的光源，正常運行時間為90%，不使用保護膜，光刻膠劑量選擇為30mJ/cm2。吞吐量按圖2數據，計算方法選擇IC Knowledge – 戰略成本模型 – 2017 – 第五版，計算結果如圖5所示。

　　圖5 7nm工藝相關EUV成本和性能

　　通過圖5可以看出，兩種工藝的成本差不多，但是7c工藝的潔淨室尺寸更低，周期時間更多。當然，EPE和電氣分布參數也會更好，但是圖中沒有顯示出來。

　　光罩成本分攤

　　目前EUV的光罩版成本大約是ArFi的6倍。ASML的Mike Lercel與Photronics一起研究得出的結論是，一旦EUV上量，成熟的EUV光罩成本會降低到ArFi的2倍到3倍，這種對比對我來說似乎是合理的。

　　在圖6中，分別假設EUV光罩成本是ArFi的6倍、4倍和2倍，我比較了5nm工藝下一個完整光罩套件的分攤成本。當是4倍時，兩種光罩套件的分攤成本差不多，因為大部分被EUV取代的多重圖案工藝使用的就是4個AiFi掩模。當小於4倍時，EUV光罩成本比光學光罩成本更便宜。

　　圖6 完整光罩套件的分攤成本

　　另一個關鍵的問題是，對於5nm的光學或EUV光罩套件，都必須在光罩套件上生產大量的晶圓，以攤薄光罩成本。這個問題實際上牽涉到整個行業的發展，即設計成本和光罩套件的成本如此之高，以至於所生產產品的數量必須足夠大，才能夠經濟地使用這些工藝。

　　邏輯工藝步驟

　　為了衡量EUV對設備行業的影響，圖7繪製了7nm、7c、7+和5nm工藝下ALD/CVD沉積、幹法蝕刻以及曝光工藝的步驟。由於使用了EUV，從7nm到7c再到7+，ALD/CVD沉積的步驟數量是下降的，但是到了5nm節點，由於工藝複雜性的增加，ALD/CVD沉積步驟數又開始回升。幹法蝕刻步驟的變化情況也大抵如此。

　　圖7 不同工藝節點下ALD/CVD沉積、幹法蝕刻以及曝光工藝的步驟

　　如前文所述，即使到了2021年，EUV佔整個邏輯晶圓的比例也沒有超過10%，而且沉積和蝕刻的步驟數從7nm到5nm的下降也不多，所以EUV不會對設備行業帶來多大的影響。需要指出的是，由於3D NAND的產量正在迅速攀升，這種器件的生產使用了相當多的沉積和蝕刻工具，所以3D NAND會被設備行業帶來比較明顯的影響。

　　邏輯材料支出

　　與工藝步驟數和EUV對設備的影響類似，圖8顯示了新工藝對材料支出的影響，除了某些特殊的材料，整體而言影響並不太大。

　　圖8 新工藝對材料支出的影響

　　結論

　　1、只要達到合理的正常運行時間，EUV在7nm邏輯工藝中的觸點和過孔上就能得到大規模應用，如果需要使用保護膜，合適的保護膜方案會及時出現。

　　2、在7+工藝中的金屬層上使用EUV光刻技術時需要使用保護膜，屆時保護膜方案可能會及時出現。

　　3、5nm對光刻膠提出了嚴峻的挑戰，同時也需要更好的保護膜透射率以及光化檢查手段。

　　4、EUV最初主要應用在邏輯器件上，普及相對比較緩慢，所以對材料和設備的影響都很小，而且這種影響很可能會被其它產品抵消掉。