氧化鎵溝槽肖特基勢壘二極體具有超低洩漏

2021-01-20 寬禁帶半導體技術創新聯盟

❒  [Wenshen Li 等, Appl. Phys. Lett., vol113, p202101, 2018]。美國康奈爾大學和日本的新型晶體技術公司近期聲稱單斜形β-多晶型氧化鎵（β-Ga2O3）肖特基勢壘二極體（SBD）具有最低的洩漏電流。在相對較高的擊穿電壓1232V下，顯示出低的洩漏電流密度小於1μA·cm-2。

該器件採用溝槽結構製作鰭片，側壁上有金屬 - 絕緣體 - 半導體（MIS）疊層，以減少表面場效應，抑制反向偏壓下的洩漏。

氧化鎵具有許多可用於高功率電子和射頻放大器應用的特性：具有4.5eV的寬帶隙，可以高達8MV/cm 的高臨界電場，以及200cm2 / V-s的電子遷移率。該類器件還可以應用在惡劣和高溫條件下。使用熔體生長法可以生產商業化單晶體Ga2O3基板。

研究人員使用滷化物氣相外延（HVPE）來合成SBD的器件層（圖1）。鰭片面積比約是鰭片+溝槽間距的60％。在模擬中，研究人員認為較窄的鰭片會在頂部表面附近產生較低的電場。在10μm的漂移層上存在2x10E16·cm-3的均勻淨摻雜，這對改善性能起到了重要作用。

圖1：（a）β-Ga2O3溝槽肖特基勢壘二極體的示意性橫截面。（b）在（a）中沿翅片中心的垂直虛線切割線處的1200V反向偏壓下的模擬電場分布。

首先是合成背陰極：進行第一反應離子蝕刻（RIE）以改善接觸的歐姆性質，然後再蒸發和退火鈦/金（Ti / Au）接觸金屬。

然後使用鎳/鉑（Ni / Pt）作為用於溝槽RIE蝕刻的硬掩模和最終器件的肖特基接觸來圖案化外延晶片的正面。將溝槽蝕刻至2μm的深度，使翅片通道沿[010]方向取向。翅片側壁被描述為「接近垂直」。

之後使用原子層沉積（ALD）將溝槽襯以氧化鋁（Al2O3）。通過鰭片頂部的氧化鋁的幹蝕刻暴露出鎳/鉑肖特基接觸。通過在溝槽側壁上濺射鉻/鉑（Cr / Pt）來完成該器件。

為了比較，研究人員還製造出沒有鰭結構的Ni / Pt肖特基二極體。目前的密度是根據設備面積而不是翅片面積來計算的。兩種設備的理想因子為1.08。溝槽SBD的肖特基勢壘高度為1.40eV，而常規器件的肖特基勢壘高度為1.35eV。增加的有效勢壘高度歸因於溝槽側壁上的相鄰金屬氧化物半導體結。

通過脈衝測量來避免自熱效應。與常規裝置相比，流過散熱片的電流限制區域會導致電流密度降低。溝槽SBD的具體差分導通電阻為15mΩ-cm2，而常規器件的導通電阻為6.6mΩ-cm2。

溝槽SBD還在常規器件中未見的電壓掃描中發生俘獲效應。該研究推斷「陷阱必須位於溝槽MIS結構」。被捕獲的電荷增加了鰭片的耗盡，限制了電流。研究人員估計，假設陷阱電子片密度為~8x10E11·cm-2時，在零偏壓下，額外的耗盡厚度為170nm。

研究人員提出，採用Al2O3電介質的後沉積退火（PDA）可以減少俘獲，並且在幹蝕刻後可以改善Ga2O3表面的表面處理。

溝槽SBD在反向偏壓上展現出更好的性能——該器件的擊穿電壓為1232V，而普通器件的則為734V。最佳性能的溝槽SBD的鰭片寬2μm。擊穿前的漏電流小於1μA·cm-2，當反向偏壓低於1000V時，漏電流小於0.1μA· cm-2，這相當於功耗小於0.1mW·cm-2。鰭片越寬的器件則它的洩漏更高的和擊穿電壓更低。

圖2：性能最優的β-Ga2O3 SBD的基準圖。（a）差分特定導通電阻（Ron，sp，不包括導通電壓）與反向漏電流密度為1mA·cm-2時規定的阻斷電壓。（b）洩漏電流密度為報告的擊穿電壓的80％與報告的硬擊穿電壓之間的關係。

該團隊將β-Ga2O3 SBD的性能與其他報告進行了比較（圖2）。在1mA · cm-2 電流密度下的阻斷電壓相比，特定的差分導通電阻與先前報導的溝槽器件相比有著明顯的改善。該團隊說：「與我們之前的結果相比，由於摻雜分布更均勻，中等水平的電子密度（~2x10E16·cm-3）和更少的載流子補償，導通電阻大大降低。」

同時該團隊還比較了在80％擊穿時的反向洩漏和擊穿電壓。與常規器件相比，溝槽SBD中的洩漏更低。該團隊的常規SBD表現出與其他報告相似的表現。因此，較低的洩漏可能歸因於溝槽結構本身。

該團隊目前期望通過減少MIS結構中的捕獲效應並進行更好的現場控制來突破Ga2O3理論材料的限制。

本文翻譯自semiconductor-today，如有錯誤請批評指正，謝謝。

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