數字器件正朝著高速、低耗、小體積、高抗幹擾性的方向發展，這一發展趨勢對印刷電路板的設計提出了很多新要求。作者根據多年在硬體設計工作中的經驗，總結一些高頻布線的技巧，供大家參考。
本文引用地址：http://www.eepw.com.cn/article/201712/372672.htm(1)高頻電路往往集成度較高，布線密度大，採用多層板既是布線所必須的，也是降低幹擾的有效手段。
(2)高速電路器件管腳間的引線彎折越少越好。高頻電路布線的引線最好採用全直線，需要轉折，可用45°折線或圓弧轉折，滿足這一要求可以減少高頻信號對外的發射和相互間的耦合。
(3)高頻電路器件管腳間的引線越短越好。
(4)高頻電路器件管腳間的引線層間交替越少越好。所謂「引線的層間交替越少越好」是指元件連接過程中所用的過孔(Via)越少越好，據測，一個過孔可帶來約0.5 pF的分布電容，減少過孔數能顯著提高速度。
(5)高頻電路布線要注意信號線近距離平行走線所引入的「交叉幹擾」，若無法避免平行分布，可在平行信號線的反面布置大面積「地」來大幅度減少幹擾。同一層內的平行走線幾乎無法避免，但是在相鄰的兩個層，走線的方向務必取為相互垂直。
(6)對特別重要的信號線或局部單元實施地線包圍的措施，即繪製所選對象的外輪廓線。利用此功能，可以自動地對所選定的重要信號線進行所謂的「包地」處理，當然，把此功能用於時鐘等單元局部進行包地處理對高速系統也將非常有益。
(7)各類信號走線不能形成環路，地線也不能形成電流環路。
(8)每個集成電路塊的附近應設置一個高頻去耦電容。
(9)模擬地線、數字地線等接往公共地線時要用高頻扼流環節。在實際裝配高頻扼流環節時用的往往是中心孔穿有導線的高頻鐵氧體磁珠，在電路原理圖上對它一般不予表達，由此形成的網絡表(netlist)就不包含這類元件，布線時就會因此而忽略它的存在。針對此現實，可在原理圖中把它當做電感，在PCB元件庫中單獨為它定義一個元件封裝，布線前把它手工移動到靠近公共地線匯合點的合適位置上。
(10)模擬電路與數字電路應分開布置，獨立布線後應單點連接電源和地，避免相互幹擾。
(11)DSP、片外程序存儲器和數據存儲器接入電源前， 應加濾波電容並使其儘量靠近晶片電源引腳，以濾除電源噪聲。另外，在DSP與片外程序存儲器和數據存儲器等關鍵部分周圍建議屏蔽，可減少外界幹擾。
(12)片外程序存儲器和數據存儲器應儘量靠近DSP晶片放置， 同時要合理布局， 使數據線和地址線長短基本保持一致，尤其當系統中有多片存儲器時要考慮時鐘線到各存儲器的時鐘輸入距離相等或可以加單獨的可編程時鐘驅動晶片。對於DSP系統而言，應選擇存取速度與DSP相仿的外部存儲器，不然DSP的高速處理能力將不能充分發揮。DSP指令周期為納秒級，因而DSP硬體系統中最易出現的問題是高頻幹擾，因此在製作DSP硬體系統的印製電路板(PCB)時，應特別注意對地址線和數據線等重要信號線的布線要做到正確合理。布線時儘量使高頻線短而粗，且遠離易受幹擾的信號線，如模擬信號線等。當DSP周圍電路較複雜時，建議將DSP及其時鐘電路、復位電路、片外程序存儲器、數據存儲器製作成最小系統，以減少幹擾。
(13)當本著以上原則，熟練設計工具的使用技巧以後，經過手工布線完成後，高頻電路為了提高系統的靠性和可生產性，一般都需要利用高級的PCB仿真軟體進行仿真。
限於篇幅本文不對具體的仿真做詳細介紹，但給大家的建議是如果有條件一定要對系統做仿真，這裡給對幾個基本的概念。
給大家做一個基本的說明。
什麼是電磁幹擾(EMI)和電磁兼容性(EMC)?
電磁幹擾(Electromagnetic InteRFerence)有傳導幹擾和輻射幹擾兩種。傳導幹擾是指通過導電介質把一個電網絡上的信號耦合(幹擾)到另一個電網絡。輻射幹擾是指幹擾源通過空間把其信號耦合(幹擾)到另一個電網絡。在高速PCB及系統設計中，高頻信號線、集成電路的引腳、各類接插件等都可能成為具有天線特性的輻射幹擾源，能發射電磁波並影響其他系統或本系統內其他子系統的正常工作。
什麼是信號完整性(signal integrity)?
信號完整性是指信號在信號線上的質量。信號具有良好的信號完整性是指當在需要的時候，具有所必需達到的電壓電平數值。差的信號完整性不是由某一單一因素導致的，而是板級設計中多種因素共同引起的。主要的信號完整性問題包括反射、振蕩、地彈、串擾等。
什麼是反射(reflection)?
反射就是在傳輸線上的回波。信號功率(電壓和電流)的一部分傳輸到線上並達到負載處，但是有一部分被反射了。如果源端與負載端具有相同的阻抗，反射就不會發生了。源端與負載端阻抗不匹配會引起線上反射，負載將一部分電壓反射回源端。如果負載阻抗小於源阻抗，反射電壓為負，反之，如果負載阻抗大於源阻抗，反射電壓為正。布線的幾何形狀、不正確的線端接、經過連接器的傳輸及電源平面的不連續等因素的變化均會導致此類反射。
什麼是串擾(crosstalk)?
串擾是兩條信號線之間的耦合，信號線之間的互感和互容引起線上的噪聲。容性耦合引發耦合電流，而感性耦合引發耦合電壓。PCB板層的參數、信號線間距、驅動端和接收端的電氣特性及線端接方式對串擾都有一定的影響。
什麼是過衝(overshoot)和下衝(undershoot)?
過衝就是第一個峰值或谷值超過設定電壓——對於上升沿是指最高電壓而對於下降沿是指最低電壓。下衝是指下一個谷值或峰值。過分的過衝能夠引起保護二極體工作，導致過早地失效。過分的下衝能夠引起假的時鐘或數據錯誤(誤操作)。
什麼是振蕩(ringing)和 環繞振蕩(rounding)?
振蕩的現象是反覆出現過衝和下衝。信號的振蕩和環繞振蕩由線上過度的電感和電容引起，振蕩屬於欠阻尼狀態而環繞振蕩屬於過阻尼狀態。信號完整性問題通常發生在周期信號中，如時鐘等，振蕩和環繞振蕩同反射一樣也是由多種因素引起的，振蕩可以通過適當的端接予以減小，但是不可能完全消除。
什麼是地電平面反彈噪聲和回流噪聲?
在電路中有大的電流湧動時會引起地平面反彈噪聲(簡稱為地彈)，如大量晶片的輸出同時開啟時，將有一個較大的瞬態電流在晶片與板的電源平面流過，晶片封裝與電源平面的電感和電阻會引發電源噪聲，這樣會在真正的地平面(0V)上產生電壓的波動和變化，這個噪聲會影響其他元器件的動作。負載電容的增大、負載電阻的減小、地電感的增大、同時開關器件數目的增加均會導致地彈的增大。
由於地電平面(包括電源和地)分割，例如地層被分割為數字地、模擬地、屏蔽地等，當數位訊號走到模擬地線區域時，就會產生地平面回流噪聲。同樣電源層也可能會被分割為2.5V，3.3V，5V等。所以在多電壓PCB設計中，地電平面的反彈噪聲和回流噪聲需要特別關心。
在時域(time domain)和頻域(frequency domain)之間有什麼不同?
時域(time domain)是以時間為基準的電壓或電流的變化的過程，可以用示波器觀察到。它通常用於找出管腳到管腳的延時(delays)、偏移(skew)、過衝(overshoot)、下衝(undershoot)以及建立時間(settling times)。
頻域(frequency domain)是以頻率為基準的電壓或電流的變化的過程，可以用頻譜分析儀觀察到。它通常用于波形與FCC和其他EMI控制限制之間的比較。
什麼是阻抗(impedance)?
阻抗是傳輸線上輸入電壓對輸入電流的比值(Z0=V/I)。當一個源送出一個信號到線上，它將阻礙它驅動，直到2*TD時，源並沒有看到它的改變，在這裡TD是線的延時(delay)。
什麼是建立時間(settling time)?
建立時間就是對於一個振蕩的信號穩定到指定的最終值所需要的時間。
什麼是管腳到管腳(pin-to-pin)的延時(delay)?
管腳到管腳延時是指在驅動器端狀態的改變到接收器端狀態的改變之間的時間。這些改變通常發生在給定電壓的50%，最小延時發生在當輸出第一個越過給定的閾值(threshold)，最大延時發生在當輸出最後一個越過電壓閾值(threshold)，測量所有這些情況。
什麼是偏移(skew)?
信號的偏移是對於同一個網絡到達不同的接收器端之間的時間偏差。偏移還被用於在邏輯門上時鐘和數據達到的時間偏差。
什麼是斜率(slew rate)?
Slew rate就是邊沿斜率(一個信號的電壓有關的時間改變的比率)。I/O 的技術規範 (如PCI)狀態在兩個電壓之間，這就是斜率(slew rate)，它是可以測量的。
什麼是靜態線(quiescent line)?
在當前的時鐘周期內它不出現切換。另外也被稱為 "stuck-at" 線或static線。串擾(Crosstalk)能夠引起一個靜態線在時鐘周期內出現切換。
什麼是假時鐘(false clocking)?
假時鐘是指時鐘越過閾值(threshold)無意識地改變了狀態(有時在VIL 或VIH之間)。通常由於過分的下衝(undershoot)或串擾(crosstalk)引起。
什麼是IBIS模型?
IBIS(Input/Output Buffer Information Specification)模型是一種基於V/I曲線的對I/O BUFFER快速準確建模的方法，是反映晶片驅動和接收電氣特性的一種國際標準，它提供一種標準的文件格式來記錄如驅動源輸出阻抗、上升/下降時間及輸入負載等參數，非常適合做振蕩和串擾等高頻效應的計算與仿真。
IBIS本身只是一種文件格式，它說明在一標準的IBIS文件中如何記錄一個晶片的驅動器和接收器的不同參數，但並不說明這些被記錄的參數如何使用，這些參數需要由使用IBIS模型的仿真工具來讀取。欲使用IBIS進行實際的仿真，需要先完成以下四件工作。
(1)獲取有關晶片驅動器和接收器的原始信息源;
(2)獲取一種將原始數據轉換為IBIS格式的方法;
(3)提供用於仿真的可被計算機識別的布局布線信息;
(4)提供一種能夠讀取IBIS和布局布線格式並能夠進 行分析計算的軟體工具。
IBIS是一種簡單直觀的文件格式，很適合用於類似於Spice(但不是Spice，因為IBIS文件格式不能直接被Spice工具讀取)的電路仿真工具。它提供驅動器和接收器的行為描述，但不洩漏電路內部構造的智慧財產權細節。換句話說，銷售商可以用IBIS模型來說明它們最新的門級設計工作，而不會給其競爭對手透露過多的產品信息。並且，因為IBIS是一個簡單的模型，當做簡單的帶負載仿真時，比相應的全Spice三極體級模型仿真要節省10～15倍的計算量。
IBIS提供兩條完整的V-I曲線分別代表驅動器為高電平和低電平狀態，以及在確定的轉換速度下狀態轉換的曲線。V-I曲線的作用在於為IBIS提供保護二極體、TTL圖騰柱驅動源和射極跟隨輸出等非線性效應的建模能力。
什麼是SPICE模型?
SPICE是Simulation Program with Integrated Circuit Emphasis的縮寫。
硬體調試技巧
硬體調試時應該注意的一些問題。如在硬體調試前，應先對電路板進行細緻的檢查，觀察有無短路或斷路情況(由於DSP的PCB板布線一般較密、較細，這種情況發生的概率還是比較高的)。加電後，應用手感覺是否有些晶片特別熱。如果發現有些晶片燙得厲害，需立即掉電重新檢查電路。排除故障後，接著就應檢查晶體是否振蕩，復位是否正確可靠。然後用示波器檢查DSP的CLK-OUT1和CLK-OUT2引腳的信號是否正常，若正常則表明DSP本身工作基本正常。
(1)保證電源的穩定可靠
在DSP硬體系統調試前，應確保給實驗板供電的電源有良好的恆壓恆流特性。尤其要注意的是，DSP的入口電壓應保持在5.0V±0.05V。 電壓過低，則通過JTAG接口向Flash寫入程序時，會出現錯誤提示;電壓過高，則會損壞DSP晶片。
(2)利用仿真軟體排除硬體故障
在完成對電路板的檢查後，就可通過仿真軟體來調試程序。由於仿真時，程序代碼下載到目標系統中的片外程序存儲器，因而通過仿真軟體可以比較容易地檢查出一些硬體故障。在上電後，若仿真軟體調試窗口始終無法調入程序，則有兩種可能：① DSP晶片引腳存在斷路或短路現象;②DSP 晶片損壞。倘若是第一次利用仿真軟體調試程序，此時應對實驗板斷電，仔細檢查DSP晶片各引腳的焊接情況。如果軟體調試窗口曾正確調入程序，則可能是DSP晶片損壞。此時，可通過檢測實驗板的整板阻抗進一步判斷DSP晶片是否受損。若整板阻抗急劇下降，可將給DSP晶片供電的電源線割斷，檢測DSP晶片的電阻。
如果軟體調試窗口可調入程序，但調入的程序局部出錯，如對片外程序存儲器或數據存儲器操作的代碼變成.word xxxx，此時可能是片外程序存儲器或數據存儲器出現故障。應仔細檢查存儲器是否存在短路或虛焊，若不存在則應進一步判斷存儲器是否受損。