隨著軍事技術的高速發展，現代雷達系統面臨著嚴峻的挑戰。為適應新形勢，在現代數位訊號處理技術和數字計算機高速發展的基礎上，計算機仿真技術得到廣泛應用，這也促使雷達信號模擬技術快速發展。雷達信號模擬器是現代模擬技術與雷達技術相結合的產物，其在實際雷達系統不具備的條件下產生出所需的雷達回波信號，這在雷達調試、性能評估等方面具有重要用途。且隨著雷達信號模擬技術的不斷發展，已成為雷達技術的一個重要分支。
本文引用地址：http://www.eepw.com.cn/article/201610/307936.htm當今雷達信號模擬器多採用軟硬結合的設計方式，使得系統有更大的靈活性。可採用編程的方法設置所需的模擬雷達信號的各種參數，使模擬器能實現多種信號類型。本文論述的信號模擬器主要針對某雷達對抗設備提出，按照實際要求，產生多通道且相互獨立的雷達信號，可提供給雷達對抗設備趨於真實的雷達環境。
1 模擬器設計思想
該雷達信號模擬器的主要設計思想是，對於雷達回波信號，由於數據量大，所以採用高速、高性能的DSP晶片進行部分計算，並實時控制基於FPGA的直接數字頻率合成器產生雷達模擬信號，且最多可產生4路完全獨立的信號。
該模擬器方案計劃採用網絡和本地兩種方式將模擬器的各項參數發送給系統，本地通過一塊ARM處理器搭配觸控螢幕構建人機互動系統，即可接受網絡傳送的參數也可本地手動設置參數(包括中心：頻率、脈寬、脈衝重複周期、調頻模式、調頻周期、調相編碼、子碼寬度、天線掃描類型及掃描周期等)。ARM處理器將設置好的參數通過高速USB接口或SPI接口發送至DSP。而DSP接收數據並解析，同時判斷每一路信號類型，並計算出實時參數發送給FPGA。
在FPCA內部構建一個直接數字頻率合成器，由Matlab預先生成正餘弦函數表並導入FPGA的RAM中，以備查找。同時，FPGA將DSP送來的參數也存入RAM，並計算回波信號的實時相位，從而通過相位查找正餘弦函數表進行輸出。最終通過高速D/A晶片將信號轉換為模擬信號，再進行天線掃描調製、濾波、放大輸送至射頻發送端。信號模擬過程如圖1所示。
2 模擬器的硬體實現
模擬器的硬體實現框圖，如圖2所示。系統硬體採用ADI公司的BF533作為數位訊號處理器。採用Xilinx公司的XC5VLX30晶片作為信號合成模塊，並在其內部構建DDS，輸出至高速D/A轉換晶片AD9739。天線掃描調製模塊由DSP負責脈衝包絡調製計算，將計算好的調製碼發送給FPGA，再由FPGA控制數控衰減器進行調製。
ADSP-BF533是ADI公司主頻高達600 MHz的高性能Blackfin處理器，BF533處理器內核包含2個16位乘法器，2個40位的累加器，2個40位的ALU，4個視頻ALU和1個40位移位器。外部存儲器通過外部總線接口單元(EBIU)進行訪問，並可與最多4個異步存儲器設備無縫連接。處理器有多個獨立的DMA控制器，能以最小的DSP內核開銷完成自動的數據傳輸且擁有1個SPI兼容埠，能使控制器與多個SPI兼容的設備通信。以上特性均滿足本方案對數位訊號處理器的性能要求，並可高速實現DSP與USB，FPGA以及其他SPI設配的數據交換。
由於DDS內核為全數字結構，其本身又是一個相位控制系統，因此可在DDS設計中方便地加入數字調頻、調相及調幅的功能，以產生ASK、FSK、PSK、MSK等多種信號。本設計採用增加多種功能的DDS改進結構，如圖3所示。
改進後的DDS可用於產生常見的任意波形，如圖3所示。在相位累加器的輸入端增加一個加法器，便可實現頻移鍵控(FSK)。若在相位累加器前增加一個頻率累加器，則後相位累加器的相位輸出呈平方函數特性，而該相位特性是線性調頻信號的相位特徵，因此可實現線性調頻信號。該頻率累加器在FPGA通過積分器實現，若在頻率累加器前面加一個ROM /RAM，則可由軟體來控制完成非線性調頻功能。相位累加器的輸出信號是代表相位值的數位訊號，因此在累加器的後面增加一個加法器便可輕易地實現相移或相位調製。
相位波形轉換部分用查找ROM表的方式進行，將計算出的相位值作為地址輸入，查找出信號幅值輸出。
因對於一個正弦波，用任意象限的波形數據就能包含整個周期的信息，所以查找表中只需存儲[0，π/2]的波形。而在查找的過程中充分利用三角恆等式的變換，故使用了一種近似的方法。假設一個周期的波形用深度為218的地址查找，則1/4周期的信號用位寬16 bit的地址線即可。
系統中，DAC採用AD公司D/A轉換器AD9739。AD9739是一款14位的射頻D/A轉換器，採樣時鐘速率最高可達到2.5 GHz，其是目前ADI公司高速D/A產品中轉換速率最高的一款晶片。AD9739包含一個串行外設接口(SPI)，其被用於狀態寄存器的回讀和配置。此外，其還有3種工作模式分別為普通模式、歸零(RZ)模式和混頻模式。這3種模式下的保持採樣脈衝頻譜圖，如圖4所示。
圖4所示，對於普通模式而言，其保持採樣脈衝的頻譜圖為sinc函數，且在Fs處衰減至最低，在與數字樣本頻譜相乘的過程中，可提取出信號的基頻分量，而鏡頻分量則被有效抑制。但為得到中頻頻率分量，若使用普通模式，就需要再經過一個乘法器進行混頻，進而得到所需的中頻信號的分量。對於歸零模式而言，其頻譜在第1、2、3奈奎斯特區域均相對較為平滑，且在2Fs處衰減至最低，雖頻譜相對較為平滑，但其整體而言增益較低，難以有效提取出所需的中頻頻率分量。而對於混頻模式而言，從頻譜圖可看出，在奈奎斯特2區增益較大，且在0.75Fs處增益達到最大，從而可有效地抑制基頻分量而增加鏡頻分量，並可直接提取出所需的中頻頻率分量，這相對於普通模式，便可省去混頻的環節。由於本模擬器輸出的是中頻信號，其中心頻率為960 MHz，因此文中選用混頻模式。
3 模擬器雷達信號類型
從雷達輻射信號波形來看，各種技術體制的雷達選用的信號形式主要包括脈衝調幅信號、線性調頻脈衝信號、相位編碼脈衝信號等。在雷達信號環境仿真中，需建立雷達信號環境的仿真模型，其中包括雷達脈衝信號模型、天線掃描模型、多信號脈衝排序模型等。本模擬器系統可提供載波頻率(RF)模型、脈衝重複間隔(PRI)模型和脈衝幅度(PA)模型。而對於所有的模型均可通過DSP軟體計算實現。
3.1 RF模型
(1)固定載頻雷達。對於該雷達，雷達發射脈衝序列的載頻保持不變，RF模型為
RFi=RF，i=1，2，3… (1)
式中，RF為雷達脈衝載頻的中心頻率，其為一非時變的確定性常數。
(2)頻率捷變雷達。對於該雷達，有兩種捷變模式，即脈間捷變頻和脈組捷變頻模式。脈間捷變頻模式採用捷變技術，使雷達每個脈衝的載頻在一個較寬的頻段上作隨機的快速躍變。若頻率捷變範圍為△RF，則脈間捷變頻雷達的RF模型為
其中，rand(i)是[0，M-1]之間的均勻分布整型偽隨機數;M是捷變頻點數。
脈組捷變頻模式是指雷達脈衝的載頻隨機捷變是成組變化的。組內脈衝的載頻相同，組間脈衝載頻不同，且隨機捷變。若頻率捷變範圍為△RF，則脈組捷變頻雷達的RF模型為
其中，rand(i)是[0，M-1]之間的均勻分布整型偽隨機數;M是捷變頻點數;K是分組脈衝數;int(k)是取整函數。
(3)頻率分集雷達。對於該雷達，其同時發射一組具有相同脈寬和重頻的發射脈衝，這些脈衝的載頻各不相同，設頻率分集數為M，頻率分集的頻率集為
，則RF模型為
3.2 PRI模型
(1)重頻固定雷達。對於重頻固定雷達，雷達脈衝的脈衝重複間隔(PRI)保持不變，PRI模型為
PRIi=PRI，i=1，2，3… (5)
其中，PRI為一非時變的確定性常數。
(2)重頻抖動雷達。對於該雷達，其PRI值一般是在一定範圍內隨機變化的。這種變化是隨機的，但也可按一定艦律變化。其PRI模型為
PRIi=PRI0+δT，i=1，2，3… (6)
其中，PRI0為雷達信號PRI的中心值或平均值，δT是抖動量，其是在範圍[-△PRI，+△PRI]內均勻分布的隨機序列。△PRI與PRI的比值稱為最大抖動量
式中，γ用以表現抖動的相對大小，其典型值為±1%～±10%。
(3)重頻參差雷達。對於該雷達，重頻參差雷達是一種具有多個重複頻率的雷達。其參差方式一般有2參差、3參差等，最多則可能有16參差。但最常用2參差和3參差。對於具有M個PRI的雷達，PRI模型為
PRIi=PRIk，k=mod(i，M)，i=1，2，3… (8)
其中，M為參差周期數，每經過M個脈衝，各參差PRI值循環變化一次。參差PRI脈衝列的總重複周期等於所有參差周期之和。
3.3 PA模型
由於仿真的信號環境與偵察系統內部無關，脈衝幅度可用到達偵察系統處的輻射源功率密度表示，這裡取功率密度的對數作為脈衝幅度。設雷達信號功率為Pt，天線增益為Gt，偵察機與雷達之間的距離為R，電波大氣傳播損耗為L，則脈衝功率可表示為
式中，F(θ)為歸一化的天線方向圖函數。對處於跟蹤狀態下的雷達，F(θ)=1;而對處於搜索狀態下的雷達，F(θ)受雷達波束形狀和掃描方式的影響。在具體計算時，使用的脈衝幅度與上式的脈衝功率還需進行轉換，將其轉換成電壓值使用。
4 模擬器的軟體實現
在雷達模擬器的設計中，軟體設計工作包括通過串行SPI接口編程配置時鐘和D/A晶片;DSP通過總線與USB和FPGA進行通信;DSP內部進行數據處理;FPGA利用Verilog硬體描述語言，完成DDS的邏輯解碼等工作。
DSP程序主要通過ADI公司提供的開發軟體VisualDSP++進行編程，生成可燒寫到Flash中的ldr文件。FPGA的編程用Xilinx公司的軟體開發包ISE，實現信號合成。系統軟體流程圖，如圖5所示。
中斷是DSP與FPGA之間通信的時序控制信號。在每個脈衝周期內，FPGA完成接收DSP通過總線發送的數據，立即給DSP發送中斷信號，且通過總線發送一組二進位標誌位，低4位有效。FPGA根據時序判斷下一組信號的通道號，並將相應位置置位。DSP通過判斷標誌位來選擇發送的雷達參數。
5 結束語
文中採用DSP與FPGA相結合的方式模擬雷達信號，並通過軟體設置雷達參數。圖6和圖7為示波器上觀測到的實際輸出信號。圖6為標準正弦輸出信號，圖7為獨立的四通道在不同調製模式下的雷達脈衝。
如圖7所示，第1通道為固定頻率、固定PRI的脈衝信號;第2通道為頻率捷變脈衝信號，可看到相鄰脈衝之間頻率不同，且變化無規律;第3通道為頻率組變，每三個脈衝為一組，組間頻率隨機變化;第4通道PRI參差調製，每3個脈衝為一周期，組內PRI各不相同。