Lei Guan 發表於 2017-11-17 18:11:01
本文介紹一種使用Zynq SoC和賽靈思IP核簡化高速光學收發器模塊熱測試的方法。
隨著數據中心內部光學收發器模塊的傳輸速度提高到前所未有的高度，數據中心內每個機架的溫度也在不斷大幅上升。機架中有多個這種發熱的高速模塊堆疊在一起，加之有多個機架並排擺放，這樣，溫度倍增。溫度的急劇上升可能會導致超過晶片的熱限制，從而造成災難性的晶片故障，繼而對整個數據中心系統產生不利影響。因此，工程師在設計光學收發器模塊時必須考慮到熱屬性。設計人員必須要將注意力集中在熱源上，並嘗試用模塊級甚至機架級的高效冷卻方法對熱源加以控制。
工程師在測試光學模塊的熱屬性時通常有兩種選擇。他們可以使用複雜的網絡數據生成器來創建高速（10-Gbps）鏈路，然後對光學模塊的熱屬性進行測試；或者充分利用具有可調預設電壓和電流的「熱等效」模塊，這樣無需使用真正的高速數據即可仿真模擬熱學條件並評估熱屬性。
這兩種方案都不夠理想。第一種方案需要專業的高速網絡數據生成器，因此操作起來成本很高；而第二種方法又太抽象。熱等效模塊無法完全反映物理交換行為所引起的溫度變化。
不過，最近我的團隊在愛爾蘭阿爾卡特朗訊貝爾實驗室通過使用賽靈思Zynq-7000全可編程SoC 平臺和賽靈思IP核完成光學模塊的熱屬性測試工作，從根本上簡化了這一過程。我們來仔細了解一下如何成功簡化測試。
預設計分析
這種熱測試的基本要求是不斷用10Gbps數據激發XFP光收發器，同時使用IR攝相頭跟蹤和描述溫度變化特性。
我選擇賽靈思ZC706評估板作為開發主機，因為主器件——即Zynq-7000 SoC XC7Z045（速度等級-2）上的GTX收發器可以輕鬆達到10Gbps的單線數據傳輸速率。Zynq SoC器件包含一個採用ARM內核的處理系統（PS）和一個Kintex-7
FPGA可編程邏輯（PL）架構。首先， PL晶片上的資源足以處理10Gbps雙工數據傳輸。然後，我們可在日後需要的時候使用PS生成特定用戶數據模式。
我們的熱學團隊將一塊Finisar XFP評估板用作光學收發器的外殼。該FDB-1022評估板可作為功能強大的評估主板，能夠很好地評估最先進的10Gbps XFP光學收發器。SMA連接器可用於差分數據輸入和輸出。該評估板經配置後可直接通過SMA連接器連接1/64時鐘（即，156.25 MHz = 10 GHz/64），進而為模塊提供時鐘。
系統設計在進行FPGA開發工作的七年時間裡， 我發現儘可能多地使用賽靈思內核可以顯著縮短設計周期。在本設計中，我採取了相同的策略，並從集成式誤碼率測試器（IBERT）內核開始著手。您可利用該內核進行數據模式的生成和驗證，從而評估Zynq SoC上的GTX收發器。然後，為了對設計正確布線，我創建了一個基於混合模式時鐘管理器（MMCM）內核的相位對齊時鐘分布單元，可同時對FPGA架構上的GTX收發器和XFP評估板上的光學收發器提供時鐘。圖1為系統方框圖。
針對該設計項目，我使用了賽靈思的老式工具ISE設計套件，並分三步完成這項工作。
第一步，使用CORE Generator工具創建IBERT內核。
圖1 – 所建議的系統的方框圖，包含連接實例。
這裡提供了一些針對該IBERT 7系列GTX（ChipScope™ Pro）IBERT內核的關鍵設置。在我的設計中，IBERT系統時鐘來自開發板上的外部時鐘源，即200MHz差分時鐘，P引腳位置= H9，N引腳位置= G9。GTX時鐘模式獨立於QUAD 111；並且我將線路速率設置為最大速率= 10Gbps。我把GTX的參考時鐘設置為
Refclk = 156.25 MHz，且Refclk時鐘源= MGTREFCLK1 111。
第二步，我使用CORE Generator創建了一個MMCM內核。首先必須正確設置該工具的時鐘嚮導。為此，我將時鐘特性設置為頻率綜合和相位對齊。輸入時鐘必須與開發板上的系統時鐘相同 （即200MHz）。我還將目標派生時鐘設置為156.25MHz，佔空比設置為50%。我使用兩個額外信號（RESET和LOCKED）來控制和指明MMCM內核。
第三步，用賽靈思工具對所有元素進行彙編集成。在本項目中，我使用的是ISE設計套件14.4。以後我打算改用Vivado®設計套件，以便最大程度地提高晶片性能。
我首先在ISE中創建一個新的項目，然後將IBERT內核文件夾（example_ibert_gtx.vhd、ib- ert_gtx _top.ucf、ibert_core. ngc和icon_zynq.ngc）移動到ISE項目中。然後，從MMCM內核文件夾（步驟2）將mmcm_core. vhd添加到ISE項目。再然後，將example_ibert_gtx.vhd用作頂層模塊，對mmcm_core進行實例化，並將三個新信號（CLK_ OUTPUT_P、CLK_OUTPUT_N和LED_REFCLK）添加到設計中，隨後在ibert_gtx_top.ucf中進行相應的引腳分配。
系統測試在生成.bit文件後，FPGA設計就可隨時用於仿真具有10Gbps鏈路的XFP光學收發器。我把兩塊開發板連接起來（如圖1所示），然後打開ChipScope Pro分析器，用新建的.bit文件配置器件。接下來，雙擊IBERT控制板，會彈出一個新的圖形用戶界面（如圖2所示）。我們可以使用該界面對預定義的數據模式進行優化，例如Clk 2x （1010…。），以及偽隨機二進位序列（PRBS），進而徹底評估光學收發器的熱性能。
圖2 – ChipScope Pro屏幕截圖
通過將賽靈思內核與ZC706評估板結合起來使用，即可輕鬆構建用以評估高速光學收發器的測試平臺。在本設計中，我們展示了對單個XFP模塊的評估。不過，您可以直接應用這種設計方法來快速構建一個用來測試多個光學收發器模塊的邏輯內核。
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