利用Multisim實現SAR-ADC的原理仿真與設計

作者 張彪 莘濟豪 梁文哲 北京理工大學(北京100081)

本文引用地址：http://www.eepw.com.cn/article/201812/396104.htm

　　摘要：本文介紹了基於Multisim的SAR-ADC原理仿真與設計，利用模塊化的方式分析了SAR-ADC時鐘控制、切變電路、電容陣列的工作原理及設計，同時利用橋接電容減少了電容陣列的面積，列出了部分ADC的性能指標以及計算方法，並且利用wavevison測量出此ADC的性能。

　　關鍵詞：SAR-ADC;電容陣列;切變電路;單轉差模塊

　　張彪，1996年生，男，本科生，主要從事信號處理方向的學習與研究;莘濟豪，1997年生，男，本科生，主要從事信號處理方向的學習與研究;梁文哲，1996年生，男，本科生，主要從事信號處理方向的學習與研究。

　　1 SAR-ADC工作原理

　　逐次逼近轉換器(SAR-ADC)由採樣保持、比較器、DAC和數字控制邏輯組成，其工作原理圖如圖1所示。而數字控制邏輯由逐次逼近寄存器(SAR)和控制邏輯組成。其具體工作過程如下：

    ●模擬輸入先經過採樣保持送到比較器的一端，轉換開始時，數字控制邏輯將逐次逼近寄存器(SAR)的最高位(MSB)置為1，其餘位為0。

　　●DAC在SAR和控制邏輯的控制下，將V_in<V_ref，送入到比較器的另一端， 此時V_in和1/2V_ref進行，如果V_in>1/2V_ref,比較器輸出1，則SAR最高位為1，如果V_in<1/2V_ref，比較器輸出0，SAR最高位輸出0。

　　●以此類推確定到SAR的最低位，完成N位數字碼的確定，此時得到的數字量即為模擬輸入的二進位代碼。

　　2 12bitSAR-ADC的設計與仿真

　　2.1原理設計說明

　　該設計的12bitADC具有低功耗和高精度的特點。它的原理圖如圖2。全差分的輸入信號經採樣開關和電荷定標型DAC陣列後，輸入到比較器的兩端。比較器的結果輸入到SAR控制邏輯(即DAC電平切變電路)，SAR控制邏輯可以根據比較器的結果來控制電容DAC陣列的電平切換開關，使DAC陣列的電荷重新分派。因此比較器的輸入發生變化，然後在下一個時鐘的低電平進行比較，並繼續將比較結果送入SAR控制邏輯，之後不斷重複。在12個比較周期後，可由SAR的輸出得到12位數字結果。此時系統復位，等待下一次比較。

　　電路圖左上角是時序產生電路，由此為ADC提供採樣時鐘，比較時鐘;中間部分是SAR控制邏輯(即DAC電平切變電路)和電容DAC陣列;最右邊是理想比較器;左下方是差分輸入的正弦信號。

　　由圖中可見，差分輸入的正弦信號經採樣開關輸入到電容DAC陣列中和理想比較器的兩端。之後比較器的輸出輸入到SAR控制邏輯從而控制DAC陣列的電平切換，使比較器的輸入發生變化。而數字結果可由SAR控制邏輯輸出。

　　SAR ADC電路的缺點是轉換位數較高時，精度容易不足。因此針對12bit的ADC，我們對時序產生電路和SAR DAC模塊電路部分進行了創新型設計，從而來提高ADC的轉換精度，具體的設計細節將在下面的各電路模塊設計予以介紹。

　　2.2各模塊設計說明

　　2.2.1控制時鐘產生電路

　　如圖3所示，控制時鐘產生電路由採樣時鐘CLKS和比較時鐘CLKC以及12位移位寄存器級聯而成。CLKI的產生原理為：

　　●當CLKS為1時，CLKC、各CLKi信號均置0，此時系統工作在採樣/保持階段;

　　●CLKS為0時，此時系統工作在比較階段，產生12周期CLKC信號，並由CLKC控制移位寄存器的信號傳遞(上升沿觸發)，從而產生CLK1-CLK12的控制時鐘。

　　2.2.2DAC電平切變控制電路

　　DAC電平切變控制電路主要功能是根據比較器的輸出結果來控制電容陣列的電平變換。為了更好的實現差值電平的折半比較，本設計採用圖4所示的電路結構。

　　2.2.3電容陣列

　　為了實現逐次逼近ADC的低功耗DAC，我們選用了電荷定標型結構，同時採用並行二進位加權電容陣結構。考慮到本設計所做的是12bitADC，那麼12位DAC就需要4096個單位電容，會佔用較大晶片面積同時導致轉換速度降低。為了解決上述問題，DAC採用分段電容陣列結構。如圖5所示，考慮到橋接電容兩端的二進位加權電容陣列位數相等時，整個逐次逼近的ADC總電容最小。因此在高6位與低6位之間用一個橋接電容Cs分隔，同時低四位二進位加權電容陣列還會接一個與單位電容等值的C。採用該種設計可以將電容的數量從4096減少到約128個。因此ADC的速度更快，功耗更小，晶片面積也更小。關於單位電容C的選取，本設計綜合考慮減小功耗和抑制噪聲的影響，選擇單位電容的容值為82.8pf。橋接電容Cs

　　計算可得Cs=84.11pf。綜合考慮到AD轉換的精確度和累計誤差，橋接電容的容值為84.24pf。

　　2.2.4單端輸入轉差分輸入模塊

　　考慮到所設計的ADC是差分輸入，而一般信號都單端輸入形式。因此在電路中附加了單端輸入轉差分輸入模塊AD8476，以保證差分信號同相以及充分抑制共模信號，如圖6。

　　2.2.5 12bitADC電路設計創新點

　　(1)採用邏輯門與觸發器的方式產生時鐘信號，靜態功耗極低，動態功耗較小。

　　(2)電容陣列採用分段電容，加入了橋接電容，大大減小了電容面積，提高了ADC的速快，降低了功耗。

　　3ADC測試指標介紹

　　3.1靜態指標

　　解析度

　　解析度是指ADC能夠分辨量化的最小信號的能力。如12位bit的ADC的解析度為V_ref/4096。

　　失調誤差

　　定義為輸入信號為零時輸出信號不為零的值，失調誤差會使實際的傳遞函數與理想傳遞函數間存在一個固定的偏移。

　　微分非線性

　　微分非線性(differentialnonlinearity,簡稱DNL)指在消除失調誤差和增益誤差後，實際轉移的臺階電壓與理想臺階電壓(LSB)之差。其計算公式如下。其中，V實際碼寬為實際測量1LSB對應的電壓寬度;V理想碼寬為理想的1LSB電壓寬度。

　　其中， V_實際碼寬為實際測量1LSB對應的電壓寬度; V_理想碼寬為理想的1LSB電壓寬度。

　　積分非線性

　　積分非線性(Integratednonlinearity，INL)指在消除失調和增益誤差之後，實際傳輸函數偏離理想中心線的程度。其計算公式如下。

   其中V_real為實際測量的臺階電壓值;V_ideal為理想的臺階電壓值。INL和DNL的原理如圖7所示。

　　3.2動態指標

　　信噪比

　　信噪比(Signal—to—NoiseRatio，縮寫為SNR)指的是ADC滿量程單頻的正弦波輸入信號功率與ADC輸出信號在奈奎斯特帶寬內的全部其它頻率分量(不包括直流和諧波分量)的總功率之比。理論上，ADC的信噪比取決於系統的位數。

　　其理論計算公示如下。

　　

　　實際測量時，其計算公式如下。

　　信號噪聲失真比

　　信號噪聲失真比也稱為信納比，可簡寫為SNDR，指的是ADC滿量程單頻的正弦波輸入信號功率與ADC輸出信號在奈奎斯特帶寬內的全部其它頻率分量(包括噪聲和所有諧波分量)的總功率之比，通常用dB表示。其計算公式如下。

　　有效位數

　　對於一個非理想ADC，因為輸出中量化噪聲和失真引起的高次諧波的存在，實際的轉換位數小於N。因此ADC實際的轉換位數稱之為有效為數，其可由測量出的信納比算出。其計算公式如下。

　　無雜散動態範圍

　　無雜散動態範圍是指ADC輸出頻譜中信號功率(Ps)與最大諧波分量功率(P_worst)的比值。其計算公式如下。

　　總諧波失真

　　一般縮寫為THD，定義為系統所有諧波的總功率與輸入信號功率之比。它可提供系統對稱和非對稱非線性產生的總失真大小，用以表達其對信號的諧波含量的作用或者影響。其計算公式如下。

      實際測量時，常用碼密度法來測量DNL和INL，用FFT分析法來測量動態指標。

　　4電路測試結果

　　輸入正弦波

　　差分輸入，分別輸入幅度為2.5V，電壓偏移為2.5V，頻率為22Khz的正弦波和幅度為1.5V，電壓偏移為2.5V，頻率為22kHz的正弦波。

　　基於wavevision測試結果從圖8中可讀得：

　　信噪比(SNR)=68.887dBFS;

　　最大雜散動態(SFDR)=72.147dBFS;

　　總諧波失真(THD)=-66.886dBFS;

　　信納比(SINAD)=67.860Dbfs;

　　有效位數(ENOB)=10.980bits。

　　參考文獻：

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本文來源於中國科技期刊《電子產品世界》2019年第1期第62頁，歡迎您寫論文時引用，並註明出處