數字時序電路中通常用到的觸發器有三種：電平觸發器、脈衝觸發器和邊沿觸發器。今天給大家介紹一下這三種觸發器，話不多說，直接入正題。
1. 電平觸發器
如上圖所示就是電平觸發器的邏輯結構圖和圖形符號圖，只有CLK為高電平的時候才能接受輸入信號，並按照輸入信號將觸發器輸出置成相應的輸出。它是由一個SR觸發器和兩個與非門組成，又稱為同步SR觸發器。
2. 脈衝觸發器
如上圖所示，脈衝觸發器由兩個同樣的電平觸發SR觸發器組成，其中左邊的SR觸發器成為主觸發器，右邊的稱為從觸發器，這個電路也稱為主從SR觸發器（Master-Slave SR Flip-Flop）。脈衝觸發器的觸發方式分為兩步：第一步是在CLK=1時，主觸發器接收輸入端的信號，被置成相應狀態，從觸發器不動。第二步是CLK下降沿來的時候，從觸發器按照主觸發器的狀態翻轉。所以，Q和Q『的輸出狀態改變發生在CLK的下降沿。它的圖形符號如下所示：
3. 邊沿觸發器
如上圖所示是COMOS集成電路中主要採用的邊沿觸發器電路結構，其實是用兩個利用CMOS傳輸門組成的電平觸發D觸發器。
當CLK=0時，TG1導通TG2截止，TG3截止TG4導通。
當CLK=1是，TG1截止TG2導通，TG3導通TG4截止.
邊沿觸發器的的次態僅取決於時鐘信號的上升沿或者下降沿到達時輸入的邏輯狀態，而在這之前或者之後輸入信號的變化都對觸發器的輸出狀態沒有影響。
按照邏輯功能的不同特點，通常可以把時鐘控制的觸發器分為SR觸發器，JK觸發器，T觸發器和D觸發器等類型。觸發器是數字設計中時序邏輯電路必不可少的單元，它使電路有了記憶功能。時序邏輯電路和組合邏輯電路的配合設計，使得數字電路擁有無限的可能！