從2020年下半年開始，各家手機晶片廠商就開始了激烈的5nm晶片角逐，蘋果、華為、高通、三星相繼推出旗艦級5nm移動處理器，並宣稱無論是在性能上還是在功耗上都有著優秀的表現。
不過從這幾款5nm晶片的實際表現來看，一些用戶並不買帳，認為5nm手機晶片表現並沒有達到預期，5nm晶片似乎遭遇了一場集體「翻車」。
最早商用的5nm晶片是去年10月份iPhone12系列手機搭載的A14仿生晶片，這款晶片電晶體達到118億個，比A13多出近40%，且6核CPU和4核GPU使其CPU性能提升40%，圖形性能提升30%，功耗降低30%。
緊接著華為發布麒麟9000，集成153億個電晶體，8核CPU、24核GPU和NPU AI處理器，官方稱其CPU性能提升25% ，GPU提升50%。
到了十二月份，高通和三星又相繼發布了由三星代工的驍龍888和Exynos 1080，同樣聲稱性能有較大提升，功耗下降。
最先被爆出疑似「翻車」的是A14。
據外媒9to5Mac報導，部分iPhone 12用戶在使用手機時遇到了高耗電問題，待機一夜電量下降20%至40%，無論是在白天還是晚上，無論有沒有開啟更多的後臺程序，結果依舊如此。
最廣為用戶詬病的還屬驍龍888。
在首批使用者的測試中，不少數碼評測博主都指出首發驍龍888的小米11性能提升有限，功耗直接上升。有人將此歸結於驍龍888的代工廠三星的5nm工藝製程的不成熟，由此以來三星自己的兩款5nm晶片也面臨「翻車」風險。
如果按照摩爾定律，晶片的電晶體數量每隔18個月翻一番，性能也將提升一倍，但電晶體的微縮越來越難，如今在從7nm到5nm的推進中，手機晶片的表現似乎並不盡人意，不僅在性能提升方面受限，功耗也「翻車」，面臨先進位程性價比上的尷尬。
為何5nm晶片頻頻翻車？當晶片工藝製程越先進時，性能與功耗究竟如何變化？
製造時工藝不成熟
集成電路的功耗可以分為動態功耗和靜態功耗。
動態功耗通俗易懂，指的是電路狀態變化時產生的功耗，計算方法與普通電路類似，依據物理公式P=UI，動態功耗受到電壓和電流的影響。
靜態功耗即每個MOS管洩露電流產生的功耗，儘管每個MOS管產生的漏電流很小，但由於一顆晶片往往集成上億甚至上百億的電晶體，從而導致晶片整體的靜態功耗較大。
在晶片工藝製程發展過程中，當工藝製程還不太先進時，動態功耗佔比大，業界通過放棄最初的5V固定電壓的設計模式，採用等比降壓減慢功耗的增長速度。
不過，電壓減小同樣意味著電晶體的開關會變慢，部分更加注重性能的廠商，即便是採用更先進的工藝也依然保持5V供電電壓，最終導致功耗增大。
隨著工藝節點的進步，靜態功耗的重要性逐漸顯現。從英特爾和IBM的晶片工藝發展中可以看出，在工藝製程從180nm到45nm的演進過程中，電晶體集成度增速不同，動態功耗或增加或減少，但靜態功耗一直呈上升趨勢， 45nm時，靜態功耗幾乎與動態功耗持平。
儘管一些設計廠商寧願在降低功耗上做出犧牲也要提升性能，但也不得不面對高功耗帶來的負面影響。
對於用戶而言，設備發熱嚴重以及耗電嚴重是高功耗帶來的直接影響，如果晶片散熱不好，嚴重時會導致晶片異常甚至失效。
因此，行業內依然將低功耗設計視為晶片行業需要解決的問題之一，如何平衡先進節點下晶片的性能、功耗與面積（PPA），也是晶片設計與製造的挑戰。
從理論上而言，晶片製程越先進，更低的供電電壓產生更低的動態功耗，隨著工藝尺寸進一步減小，已下降到0.13V的晶片電壓難以進一步下降，以至於近幾年工藝尺寸進一步減小時，動態功耗基本無法進一步下降。
在靜態功耗方面，場效應管的溝道寄生電阻隨節點進步而變小，在電流不變的情況下，單個場效應管的功率也變小。但另一方面，單位面積內電晶體數目倍速增長又提升靜態功耗，因此最終單位面積內的靜態功耗可能保持不變。
廠商為追求更低的成本，用更小面積的晶片承載更多的電晶體，看似是達成了製程越先進，晶片性能越好，功耗越低。但實際情況往往複雜得多，為提升晶片整體性能，有人增加核心，有人設計更複雜的電路，隨之而來的是更多的路徑刺激功耗增長，又需要新的方法來平衡功耗。
對晶片行業影響重大的FinFET就是平衡晶片性能與功耗的方法之一，通過類似於魚鰭式的架構控制電路的連接和斷開，改善電路控制並減少漏電流，電晶體的溝道也隨之大幅度縮短，靜態功耗隨之降低。
不過，從7nm演進到5nm則更為複雜。
Moortec首席技術官Oliver King曾接受外媒體採訪時稱：「當我們升級到16nm或14nm時，處理器速度有了很大的提高，而且漏電流也下降得比較快，以至於我們在使用處理器時能夠用有限的電量做更多的事情。不過當從7nm到5nm的過程中，漏電情況又變得嚴重，幾乎與28nm水平相同，現在我們不得不去平衡他們。」
Cadence的數字和籤準組高級產品管理總監Kam Kittrell也曾表示，「很多人都沒有弄清能夠消耗如此多電能的東西，他們需要提前獲取工作負載的信息才能優化動態功耗。長期以來，我們一直專注於靜態功耗，以至於一旦切換到FinFET節點時，動態功耗就成為大問題。另外多核心的出現也有可能使系統過載，因此必須有更智能的解決方案。」
這是5nm晶片設計、製造公司共同面臨的問題，因此也就能夠稍微明白為何現有的幾款5nm晶片集體「翻車」。不成熟的設計與製造都會影響性能與功耗的最大化折中，當然也不排除晶片設計廠商為追求性能更好的晶片，而不願花大力氣降低功耗的情況。
尷尬的是，越頂尖的工藝，需要的資金投入就越大，事實上追求諸如7nm、5nm等先進工藝的領域並不多，如果先進的工藝無法在功耗與性能上有極大的改善，那麼追求更加先進的製程似乎不再有原本的意義。
根據市場研究機構International Business Strategies (IBS)給出的數據顯示，65nm 工藝時的設計成本只需要0.24億美元，到了28nm工藝時需要0.629億美元，7nm和5nm成本急速增長，5nm設計成本達到4.76億美元。
同時，根據喬治敦大學沃爾什外交學院安全與新興技術中心（CSET）的兩位作者編寫的一份題為《AI Chips: What They Are and Why They Matter》的報告，作者藉助模型預估得出臺積電每片5nm晶圓的收費可能約為17,000美元，是7nm的近兩倍。
在估算的模型中，作者估算出每顆5nm晶片需要238美元的製造成本，108美元的設計成本以及80美元的封裝和測試成本。這使得晶片設計公司將為每顆5nm晶片支付高到426美元（約2939元）的總成本金額。
這意味著，無論是晶片設計廠商還是晶片製造廠商，遵循摩爾定律發展到5nm及以下的先進位程，除了需要打破技術上的瓶頸，還需要有巨大的資本作為支撐，熬過研發周期和測試周期，為市場提供功耗和性能均有改善的晶片最終進入回報期。
因此，並不是業界所有人都對5nm晶片的推進持積極樂觀的態度。晶片IP供應商Kandou的執行長Amin Shokrollahi曾在接受外媒採訪時表示：「對我們而言，從7nm到5nm 是令人討厭的，電路不會按比例縮放，而且需要很多費用，我們沒有看到這其中的優勢。但是客戶希望我們這樣做，所以我們不得不這樣做。」
還有全球第二大晶片代工廠Global Foundries出於經濟考慮，於2018年宣布擱置7nm 項目，將資源回歸12nm/14nm 上。就連實力強大的英特爾也在10nm、7nm的研發過程中多次受阻。
不過，這依然無法阻止各家手機晶片設計廠商在先進位程上的競爭，更無法阻止三星和臺積電之間的製程霸主爭奪。
此前雷鋒網報導過，在先進位程的晶片製造方面，三星視臺積電為最大的競爭對手，三星在同臺積電的競爭中，先進位程的推進斷斷續續，曾經為了先發制人直接從7nm跳到7nm LPP EUV，二者同時在2020年實現5nm FF EUV 的量產，如今又都斥巨資投入3nm的研發與量產中。
上周五，臺積電CEO魏哲家在投資人會議上宣布，臺積電2021年資本的支出將高到250億至280億美元，其中80%會使用在包括3nm、5nm及7nm的先進位程上，10%用在高端封裝及光罩作用，另外10%用在特殊製程上。
根據臺積電3nm製程的進度，預計將在2021年試產，在2022年下半年進入量產，幫助英特爾代工3nm處理器晶片。
與此同時，三星也曾對外稱其3nm GAA的成本可能會超過5億美元，預期在2022年大規模生產採用比FinFET更為先進的GAAFET 3nm製程晶片。
回歸到5nm移動處理器的實際情況，無論是出自哪家廠商的設計與生產，均面臨性能和功耗方面的問題，5nm晶片似乎還未成熟，3nm量產就要今年開始試產。
越來越趨於摩爾定律極限的3nm，真的準備好了嗎？