翻譯自——EEtimes
假如你坐擁全球最大微處理器供應商和半導體製造商，為了保住地位並在競爭中保持領先，你往往會設定雄心勃勃的目標。英特爾就是一個例子，憑藉其10nm製程技術，他們制定了雄偉計劃，以至於不得不推遲使用這種製程的大批量生產，改變其路線圖，甚至重新考慮其戰略的某些方面。英特爾在10nm製程上取得了進步，但是臺積電和三星在7nm、6nm、5nm和更小的製程節點上一點點精進，我們不禁在想英特爾現在究竟什麼位置?
積極的目標
當公司設計新的流程技術時，它會在性能、功率和面積(PPA)方面設定特定目標。半導體合同製造商有時會犧牲一個方面來支持另一個方面，由於他們的設計方法非常迭代，而且必須每年提供一個新工藝，以使他們的客戶能夠以一定的節奏推進他們的SOC。其中一些節點通常被稱為「短節點」，與「長節點」不同，它們只能使用幾年。相比之下，英特爾公司在其「流程架構」原則下，幾乎每兩年就會在所有PPA方面推進其流程技術。在其10 nm節點(也稱為英特爾1274),他們正在14 nm節點上尋找一種改進方法，使電晶體密度提高2.7 x (當使用6.2 t高密度(HD)庫)和性能提升25%(在同一功率)或減少近50%電力消耗 (在同一頻率)。
研發4年，英特爾的10nm晶片工藝比臺積電的7nm還要強？
英特爾所宣稱的10nm工藝與臺積電(TSMC)的第一代7nm製程(N7)相似，但英特爾原本計劃在2016年開始大規模生產10nm製程(HVM)，比臺積電的N7製程(HVM)領先兩年，這將使英特爾在高性能pc領域擁有強大的競爭優勢。
此前在GeekBench 4跑分露出了英特爾10代酷睿的成績，同時網上也出現了有關於英特爾10nm製程工藝的基本指標，大家發現這個指標比臺積電的7nm工藝還要強不少。
英特爾的10nm製程在電晶體密度上做到了100.76Mtr/mm2、柵極間距54×44nm，SRAM面積為0.0312μm2。尤其在電晶體密度上，10nm工藝就能實現每平方毫米1億個電晶體，比臺積電強不少。
英特爾將其雄心勃勃的電晶體密度提升稱為「Hyper Scaling」，後來又將其遠大目標歸咎於低於預期的產量和高於14nm的成本。與此同時，英特爾需要為其10nm製程提供比以往更高的規模，這不僅是為了維持摩爾定律的範式(儘管周期更長)，也為了使其晶片尺寸更小，降低成本(例如，10nm製程的生產周期更長)從而獲得更多利潤。隨著每一個流程的產生，每平方毫米的晶片成本趨向於增加，所以對於像pc這樣的市場，你希望晶片在每個節點上變得更小，要麼降低成本，要麼維持成本。
英特爾的10nm工藝電晶體密度達到了100MTr/mm2，是14nm節點的2.7倍，而且英特爾首次使用了貴金屬釕。
Techinsights日前就以聯想Ideapad 330中的Core i3-8121處理器為例分析了英特爾的10nm工藝，詳細報告還沒有發布，他們只公布了部分數據，英特爾的10nm工藝主要創新如下：
· 邏輯電晶體密度達到了100.8MTr/mm2，也就是每平方毫米1億個電晶體，電晶體密度是14nm工藝的2.7倍多。
· 10nm FinFET使用的是第三代FinFET電晶體工藝技術；
· 10nm工藝的最小柵極距（gate pitch）從之前的70nm縮小到了54nm；
· 10nm工藝的最小金屬間距（metal pitch）從之前的52nm縮小到了36nm。
英特爾10nm工藝亮點：
· 與現有10nm及即將問世的7nm工藝相比，英特爾10nm工藝具有最好的間距縮小指標
· 在後端製程BEOL中首次聯合使用金屬銅及釕，後者是一種貴金屬
· 在contact及BEOL端使用了自對齊曝光方案（self-aligned patterning scheme）
·關鍵技術是通過主動門(COAG)進行接觸，在前兩層使用鈷互連(填充)以減少該區域的阻力50%(相對於鎢而言)，並降低電動勢5x - 10x以縮小這些互連，自對準四模塑(SAQP)用於鰭片成型，自對準雙模塑(SADP)用於線前端的柵極成型(FEOL)，以及SAQP用於線後端的選定金屬層(BEOL)。
設計亮點：
· 通過6.2-Track高密度庫實現了超級縮放（Hyperscaling ）
· Cell級別的COAG（Contact on active gate）技術
關於英特爾的10nm工藝優勢，英特爾CEO科贊奇也解釋過他們的10nm工藝為什麼難產的問題，一大原因就是他們的10nm工藝指標定的太高了，10nm工藝100MTr/mm2的電晶體密度實際上跟臺積電、三星的7nm工藝差不多，性能指標是很好的，但遇到了良率這樣的問題，所以量產時間上要比其他兩家落後兩年多。
如今所有的前沿工藝技術都依賴於多模製，所以在10nm製程中，英特爾不得不使用四模製(4x)、五模製(5x)，甚至六模製(6x)來選擇特性。因此，在最複雜的案例中，英特爾不得不將10nm晶圓暴露6次才能「繪製」出一個特性。多模製不僅延長了生產周期，而且往往會增加缺陷密度，從而降低產量並大大增加成本。大量使用多圖案來實現超縮放而不是等待極紫外光刻(EUV)的出現是一種風險，但EUV從來沒有打算在2016年的黃金時間準備就緒。
此外，除了英特爾，沒有半導體製造商使用SAQP的BEOL的7nm或10nm技術，因為一些觀察家指出SAQP存在高缺陷密度。在10nm以下的節點中使用鈷或釕似乎是不可避免的，但鈷對於Intel公司在10nm節點的研發工作中是一種相對較新的材料，所以有人認為鈷缺陷密度高是有原因的。鈷的使用需要使用電子束的新型檢測工具。
應用材料技術項目主管Nicolas Breil在兩年前的IEDM報告中表示:「收縮的幾何形狀，反過來對金屬化過程提出了更高的要求，與屈服相關的典型失效模式包括不完整的空隙填充或空洞。」「由於鈷中的空隙通常小於鈷線的寬度，探測5納米的空隙至關重要。這就需要一個小於3nm的光斑來探測小於10nm的空洞。
與傳統光學檢測工具相比，單光束檢測工具速度較慢(多光束檢測工具還不成熟，但速度也比較慢)，但後者對新工藝和即將到來的工藝技術解析度不夠。為此，電子束工具現在僅用於工藝鑑定和校準。
英特爾在行業領先的情況下承擔風險和實施新技術並不少見，但在10nm製程的情況下，他們已經超越了創新。Insight 64的研究員Nathan Brookwood表示:「回過頭來看，總體而言，這一舉措過於激進。」
計劃和策略的改變
英特爾在2015年7月首次證實其10nm技術存在問題，並將高缺陷密度和低產率歸咎於多模製。當時，他們承諾在2017年下半年開始批量生產代號為「大炮湖」的首批10nm製程產品，這比原計劃晚了一年左右。在2018年初，英特爾表示已經開始了Cannonlake處理器的營收發貨，並將在今年晚些時候逐步提高產量，但在2018年4月，英特爾承認由於產量不佳，將不得不將10nm處理器的量產推遲到2019年。後來，事實證明，2019年投產的英特爾第二代10nm製程(不要與10nm+混淆)比最初的10nm製程有許多重大改進。
顯然，在2015年發布任何公告之前，英特爾就已經對10nm製程的問題有了更多的了解。考慮到這些風險，他們需要確保即使不使用其前沿節點，也能在未來幾年生產出滿足成本、性能和上市時間要求的CPU。為此，這家晶片巨頭在2016年初宣布了引進新工藝技術和微架構的新原則。在為英特爾工作了大約10年的滴答滴答模型的基礎上，他們轉向了新的「流程架構優化」(PAO)模型，該模型涉及更長的微架構使用以及過程技術和產品設計的迭代改進。
Brookwood:「滴答模式主要是一種風險緩解策略。使用已知的微架構調試新流程，並在已驗證的流程上引入新的微架構。在可預測的年度節奏上改進產品。」
一名前英特爾員工表示:「從市場營銷的角度來看，公司希望獲得更多的聲譽優勢，這是他們之所以這麼做的原因。在管理人員看來，節奏似乎是有規律的。因此，一些人認為沒有理由懷疑它，並為此繼續下去。他們忘記了這些任務有多麼困難。」
新的PAO原則旨在確保上述三件事:英特爾及時推出有競爭力的產品，以及這些產品的財務可行性。從2016年開始，Intel一直在迭代地改進其流程技術(Intel稱之為節點內改進)，而不必等待一個新的主要節點來發布一個新的處理器。但一些起初看似合理的事情，可能最終看起來並不那麼好，尤其是在競爭激烈的情況下。
Brookwood: 「Tick-Tock模式在十多年裡都很有效。它在14nm似乎很實用，但在10nm處完全崩潰。與此同時，臺積電能夠維持兩年的節奏，更適度的改進，也更可預測。誰會想到AMD會把它的整個生產線延伸到TSMC的7nm製程，而英特爾仍然主要使用14nm製程?」
英特爾的第一個14nm級優化工藝是它的14nm+製造技術，這使得他們的代號為Kaby Lake的CPU在不增加功耗的情況下比Skylake處理器的頻率提高了15%。該技術的一個更先進的版本- 14nm++ -放寬柵距為84nm(從原來14nm的70nm提高)，驅動電流提高了24%，功率降低了約50%。英特爾的14nm+被用來製造用於高端遊戲臺式機和高端筆記本電腦的咖啡湖(Coffee Lake)和彗星湖(Comet Lake)處理器。展望未來，英特爾將繼續迭代地推進其製造技術，因此我們將看到10nm+和10nm+，以及7nm、7nm+和7nm+。
與此同時，英特爾的執行長希望公司在主要節點上能恢復到2 - 2.5年的節奏，但只有時間才能證明它對英特爾的效果如何。
英特爾發言人表示:「我們的目標是每年進行一次流程改進，以支持我們的產品路線圖。」「我們通過節點擴展和內部碼增強的結合來實現這一目標，以提供性能、功率和區域改進的正確組合。」
開發製造過程的迭代方法並不是英特爾必須做出的唯一重大改變。在過去，他們將其產品設計和製造技術結合在一起，一個特定的設計註定要使用特定的製造工藝來製造。到目前為止，英特爾已經將其產品和節點開發分離開來，並表示可以使用現有的最可行的技術來生產即將推出的CPU或GPU。這種方式有點像無晶圓廠晶片開發商和代工合作夥伴之間的互動。為了確保英特爾的晶片工程師擁有將設計移植到特定節點所需的一切，英特爾去年聘請了前GlobalFoundries的首席技術官Gary Patton，他也是IBM微電子業務的前負責人。Patton將監督過程設計工具包(PDKs)、IP和工具的開發。
英特爾:10nm不是我們最好的節點
英特爾將在未來繼續採用迭代方法來改進其工藝技術。他們計劃分別在2020年和2021年推出其10nm節點的兩個增強版本——10nm+和10nm++。根據英特爾前高級研究員、流程架構和集成總監Mark Bohr在2017年的演講，英特爾承諾10nm+將顯著提高電晶體性能，但其頻率潛力仍低於14nm+，這使得該技術對桌面CPU(尤其是針對玩家的CPU)的吸引力有所下降。此外，英特爾在10nm技術上面臨著缺陷密度的難題，這可能是它在10nm+技術上解決的主要問題之一。
在接下來的幾個季度裡，英特爾計劃開始使用其10nm++技術，該技術將大大提高電晶體性能，這可能是英特爾能夠將其應用於高時鐘應用的時候。與此同時，英特爾承認其10nm製程節點系列的盈利不如22nm製程和14nm製程節點有根本原因。今年早些時候，英特爾財務長George Davis曾表示:
「這不會是英特爾擁有過的最好節點，它的生產效率將低於14nm製程和22nm製程，但我們對所看到的改進感到興奮。」我們希望在7納米製程的開始階段比2021年底有更好的表現。」
未來，英特爾將提供7nm、7nm+和7nm+製造技術，這些技術將依賴於極紫外光刻技術(EUVL)，這將幫助英特爾解決各種與多圖形相關的問題。迭代開發有很多好處，儘管它需要額外的資源，這也可能意味著更高的研發成本。由於製造工藝的開發成本總體上越來越高，很難估計這些額外的研發成本到底有多高。與此同時，英特爾財務長警告稱，各種工藝技術(研發、設備成本、啟動成本等)的重疊將對毛利率產生影響:
「事實上，就像我說的，它不會像人們期望的14nm或7nm節點那樣強大。為了重新獲得工藝領先地位，我們必須加速10nm和7nm，以及7nm和5nm的重疊。所以，從2021年開始，我們觀察到的成本，10nm的性能，7nm、5nm的投資，所有這些因素結合起來會影響毛利率。」
英特爾對其10nm製程技術的評價是在投入使用7年後，其財務表現不如14nm製程節點，然而在路線圖中留下大量的10nm+和10nm+項目，可能會有一些有趣的暗示。
一位半導體生產的人士表示:「利潤率最高的時刻是生產一兩年後的工藝節點，因為它們的產量通常要高得多，而且晶圓廠的工具成本也已降低。」
Intel的10nm節點將在2021年下半年投入HVM，屆時Intel的7nm節點的生產將開始加速。當然，在10nm上使用的折舊設備將會在7nm上重複使用，但這意味著後者的財務成功將在一定程度上依賴於前者。