系統級晶片(SoC)是一個將計算處理器和其它電子系統集成到單一晶片的集成電路。SoC可以處理數位訊號、模擬信號、混合信號，甚至射頻信號，常常應用在嵌入式系統中。儘管微控制器（MCU）通常只有不到100 kB的RAM，但是事實上它是一種簡易、功能弱化的SoC。而「系統級晶片」這個術語常用來指功能更加強大的處理器，比如可以支持運行Windows或Linux作業系統的處理器晶片。高性能系統級晶片集成了更多更強的功能模塊，一般都配備有外部存儲器，比如快閃記憶體。此外，系統級晶片往往配置有很多外部接口，可以連接各種外部設備。為了更快地執行複雜任務，一些SoC還採用了多個處理器內核。SoC的功能、性能和應用越來越複雜，對晶片設計和晶圓製造也提出了更高的要求。jscEETC-電子工程專輯
不同的SoC類型有不同的應用場景，圍繞微控制器（MCU）構建的系統級晶片一般用於計算性能要求不高的消費電子、家電和IoT產品。基於微處理器（MPU）的SoC在性能和功能方面相對較高，比如手機的應用處理器(AP)。還有一種可以編程的SoC（PSoC），其部分功能可以靈活編程，就像FPGA一樣。當然，針對某些特定應用領域而定製開發的SoC可能更為複雜，比如集成ADC/DAC、顯示驅動，以及無線射頻等功能模塊。jscEETC-電子工程專輯
典型的系統級晶片結構包括以下部分：jscEETC-電子工程專輯
●至少一個微控制器（MCU）或微處理器（MPU）或數位訊號處理器（DSP），但是也可以有多個處理器內核；jscEETC-電子工程專輯
●存儲器可以是RAM、ROM、EEPROM和快閃記憶體中的一種或多種；jscEETC-電子工程專輯
●用於提供時間脈衝信號的振蕩器和鎖相環電路；jscEETC-電子工程專輯
●由計數器和計時器、電源電路組成的外設；jscEETC-電子工程專輯
●不同標準的連線接口，如USB、火線、乙太網、通用異步收發和序列周邊接口等；jscEETC-電子工程專輯
●用於在數位訊號和模擬信號之間轉換的ADC/DAC；jscEETC-電子工程專輯
●電壓調理電路及穩壓器。jscEETC-電子工程專輯
圖一：基於微控制器（MCU）的系統級晶片結構示意圖。（來源：維基百科）jscEETC-電子工程專輯
有的系統級晶片還包含無線連接模塊，比如藍牙，最新的SoC設計甚至還內置AI引擎。jscEETC-電子工程專輯
數據的流動主要藉助了片上系統中的I/O總線，例如Arm提供的AMBA標準。採用DMA控制器則可以讓外部數據直接被傳送到存儲器，無需經過中央處理器，這可以大大改善數據吞吐的效率。最近10年來，SoC設計的一個趨勢是採用基於網絡的拓撲結構，來提高片上通信的效率。這種基於路由的數據包互連網絡稱為「片上網絡「（NoC），可以克服基於傳統總線網絡的帶寬瓶頸。jscEETC-電子工程專輯
一個完整的系統級晶片由硬體和軟體兩部分組成，其中軟體用於控制硬體部分的微控制器、微處理器或數位訊號處理器內核，以及外部設備和接口。系統級晶片的設計流程主要是其硬體和軟體的協同設計。jscEETC-電子工程專輯
由於系統級晶片的集成度越來越高，設計工程師必須儘可能採取可復用的設計思路。現今大部分SoC都使用預定義的IP核（包括軟核、硬核和固核），以可復用設計的方式來完成快速設計。在軟體開發方面，協議棧是一個重要的概念，它用來驅動USB等行業標準接口。在硬體設計方面，設計人員通常使用EDA工具將已經設計好（或者購買）的IP核連接在一起，在一個集成開發環境（IDE）下集成各種子功能模塊。jscEETC-電子工程專輯
圖二：系統級晶片的設計流程示意圖。（來源：維基百科）jscEETC-電子工程專輯
晶片設計在被送到晶圓廠進行流片生產之前，設計人員會採取不同方式對其邏輯功能進行驗證。仿真與驗證是SoC設計流程中最複雜、最耗時的環節，約佔整個晶片開發周期的50%～80% ，採用先進的設計與仿真驗證方法已成為SoC設計成功的關鍵。jscEETC-電子工程專輯
SoC設計的發展趨勢是基於SoC開發平臺進行設計，這是一種可以達到最大程度系統重用、面向集成的設計方法，可以分享IP核開發與系統集成成果，不斷重整價值鏈。在重點考慮面積、延遲、功耗的基礎上，向成品率、可靠性、EMI 噪聲、成本、易用性等方面轉移，使系統級集成能力快速提升。jscEETC-電子工程專輯
SoC設計工程師所面對的選擇很多，包括處理器內核、各種IP模塊、EDA工具和開發環境，以及RF射頻模塊、片上網絡（NoC）和FPGA等，如何做出符合自己應用和設計需要的最佳選擇成了一大難題。為此，《電子工程專輯》採訪了來自處理器內核、EDA和IP、NoC供應商，以及FPGA和SoC晶片設計公司的技術和設計專家，他們從各自的角度出發給出了深入而獨到的建議。jscEETC-電子工程專輯
目前主流的SoC一般包括哪些功能模塊或IP？有什麼新的技術趨勢值得關注？jscEETC-電子工程專輯
在高性能計算、消費類電子、通信與汽車應用領域中， SoC是一種主要的晶片產品形態。SoC與ASIC最大的區別就是形成了一個完整的片上系統，其中包括計算、存儲、外設以及層次化總線等子系統，由此在一顆晶片上實現了一個完整的計算機系統結構組成。jscEETC-電子工程專輯
SoC的這些關鍵子系統會根據不同的系統規格和應用場景，採用不同類型的IP。計算子系統通常包含CPU、GPU、以及AI處理器等同構或異構的計算單元。存儲子系統通常會採用DDR/LPDDR/HBM/GDDR等標準的大容量外部動態隨機存儲器，以及基於SRAM的靜態高速片上存儲器。外部設備接口IP的種類更加豐富，我們生活中接觸到的各類總線都有機會出現在系統晶片中。這其中負責承擔高性能系統擴展功能的有PCI Express（CXL/CCIX）、HBI等接口標準，它們可以實現高速外設、Die-to-Die或多晶片互聯的功能。目前PCI Express正在發展最新的6.0版本，而CXL已經演進到1.2版本。另外，我們還會有一些面向特定應用需求的專門接口總線，這包括USB、SATA、MIPI、DisplayPort、HDMI、UFS和乙太網等種類繁多的技術標準。這其中新一代USB4已經隨著蘋果採用自研M1晶片的MacBook走進了大眾視野，提供最高40Gbps的傳輸速率。DisplayPort也在朝著2.0標準發展，並最終會以80Gbps的帶寬支持多路超高清顯示輸出。MIPI總線也在響應移動通信、多媒體和車載應用所提出的更高要求，逐步走向多元化。jscEETC-電子工程專輯
片上總線子系統好比SoC的中樞神經，它負責實現各個子系統模塊之間的高速互聯與協同工作。片上總線根據拓撲結構的不同，也分為星形（Star）連接、環形（Ring）連接和網格（Mesh）連接。具體採用那種總線結構，需要根據設計目標進行複雜的仿真分析。目前隨著人工智慧技術的飛速發展，基於多種總線拓撲的混合類型（Hybrid）總線系統也逐步發展起來。jscEETC-電子工程專輯
AI在複雜的高性能SoC設計中能夠發揮什麼作用？未來設計趨勢如何？jscEETC-電子工程專輯
複雜的高性能SoC設計過程，有無限的設計參數可供探索，例如模塊布局，設計尺寸和形狀，以及無數的EDA自動化工具流程和變量可以嘗試。設計探索階段對最終結果潛在影響巨大，所以設計團隊往往在這個階段投資大量人力和機器資源，花費大部分的總體設計時程。AI與ML的科技進展可以大幅加速設計探索的速度，比如Synopsys 的DSO.ai與設計實現工具內建的ML技術，不但能更快的達到設計目標，還能減少探索過程中需要投資的人力與機器資源。jscEETC-電子工程專輯
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在做系統級晶片(SoC)的設計規劃時，需要考慮哪些主要因素？jscEETC-電子工程專輯
我覺得一定是先從市場需求以及相關需求的時間窗口作為起點，然後根據自身的人力與技術資源，結合開發的金錢成本、時間成本和維護成本，考慮工藝和IP的選擇。舉例來說，現在如果還在用40nm的工藝技術來設計SoC，將很難應對市場普遍需要低功耗的趨勢。可是採用先進工藝的SoC的話，新工藝下IP的可選擇度相對較低、費用較高昂、可靠性與相互適配性也都存在不確定性。可見一款SoC是否可以一次成功，裡面潛伏著眾多相互影響的風險，對掌控整體的投入與產出帶來不小的挑戰。因此，就衍生出了降低風險、加快上市時間，這個非常重要的因素。jscEETC-電子工程專輯
利用現有的相對性能不高但低功耗的處理器，將已經驗證過的高性能IP模塊（甚至多個軟核處理器）用低功耗、小面積的FPGA來實現，再利用先進的封裝技術進行集成，就有了可以隨時更新的可編程（Programmable）SOC。例如，易靈思的「易構」平臺就是一種非常好的，可以降低風險、加快上市時間的方案。jscEETC-電子工程專輯
RISC-V與FPGA如何有機結合助力SoC設計？jscEETC-電子工程專輯
RISC-V擁有非常豐富的生態資源，而且其軟核形態是依託FPGA的，使得FPGA立即能擁有這些豐富的生態資源。經過優化的RISC-V，不單降低了對FPGA的資源消耗，還通過外設的多樣性，賦予FPGA在並行算法應用中對各功能模塊更快捷的調度和配置能力。FPGA擅長高性能的並行應用，加入RISC-V就可以完成多映像加載、網絡協議的縫合，甚至是多個獨立RISC-V集成的應用。jscEETC-電子工程專輯
當前的軟核RISC-V，在平臺的移植性方面也非常輕鬆。有很多嵌入式應用，例如基於ARM Cortex M4的應用，要集成在低成本的FPGA中還有一定難度。好消息是，易靈思16nm工藝的Titanium系列第二代FPGA，內核可以輕鬆達到450Mhz，讓軟核的RISC-V處理器可以跟硬核的Cortex M4處理器分庭抗禮。而在性能相當的情況下，RISC-V所有總線以AXI的形式內置於FPGA，可以帶來高度靈活性、快速上市時間和極低的IP集成風險等額外的價值。jscEETC-電子工程專輯
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目前主流的SoC在選擇處理器內核IP時主要基於什麼標準？如何實現差異化設計？jscEETC-電子工程專輯
這類的標準很多，我們認為需要著重看兩個標準。首要的標準就是看該處理器內核IP是否完整的支持Linux，因為通用嵌入式、工業、物聯網、高性能實時嵌入式以及汽車領域均需要在Linux系統上運行。例如賽昉科技的U5、U7以及U8系列的處理器內核IP，全都基於RISC-V架構並且支持Linux作業系統，且配置了cache層級結構來平衡面積性能，以實現高性能以及高能效的要求。jscEETC-電子工程專輯
其次就是根據性能指標選擇流水線級數，多發射的數量等，根據應用需求選擇所需要支持的指令集，比如是否需要浮點計算，進而是否支持雙精度浮點計算。以上的標準都會對處理器內核IP的選擇產生影響。jscEETC-電子工程專輯
對於賽昉科技而言，SoC差異化設計主要體現在兩個方面。首先是基於應用場景的IP選型和自研IP達到最佳的性能功耗比。不同的應用場景需要功能各異的晶片，所以晶片的需求也更加多元化。我們會根據應用場景來選擇相應的IP，同時會結合自研IP，達到最佳的平衡，從而實現SoC的差異化設計。jscEETC-電子工程專輯
另外一點就是在軟體層面給客戶提供能快速部署的軟體開發平臺。針對垂直領域晶片，賽昉科技目前已有三大成熟的創新定製平臺，分別是智能語音處理器平臺；智能視覺處理器平臺以及低功耗BLE處理器平臺。前不久，賽昉科技發布的全球首款基於RISC-V的人工智慧視覺處理器平臺「驚鴻7100」引起巨大的反響。客戶可通過該平臺自定義的產品規格，快速定製目標應用場景的晶片產品並量產，該平臺還支持晶片的持續優化更新及升級迭代，從而極大地縮短晶片開發周期，快速實現客戶創新技術的應用落地。jscEETC-電子工程專輯
SoC設計領域有什麼新的技術和應用趨勢值得關注？jscEETC-電子工程專輯
首先是異構多核計算技術。隨著人工智慧應用及技術的成熟，對於AI終端運行及計算的高效、可靠、穩定的需求與日俱增，不同的應用場景對於晶片PPA的需求存在差異，單個內核已經達不到AI應用場景所需的多通路多運算流並且兼顧功耗及運算資源的目的。所以異構多核計算技術成了應對這些應用最好的解決方案。jscEETC-電子工程專輯
其次是芯粒（chiplet）封裝技術。隨著集成電路製造技術的迅速發展，把一個完整的電子系統集成到一個晶片上即所謂的系統級晶片(SoC)。SoC晶片設計技術可以大幅度地提高系統可靠性，減少系統面積和功耗，降低系統成本。但隨著人工智慧以及5G的發展，傳統的設計方法已經無法滿足這些晶片的功能需求，將一顆SoC設計切割成不同的合適工藝節點小晶片(Chiplet)，再用先進封裝技術提供的高密度互聯將多顆Chiplet包在同一個封裝體內，將是未來的發展趨勢。jscEETC-電子工程專輯
最後要提到的是NoC總線互聯技術。前面提到人工智慧、5G等新興的應用場景，對晶片設計提出了更高的要求。SoC設計方法已經無法滿足這些晶片的設計。隨著集成電路的發展，片上網絡（Network-on-Chip, NoC）作為一種全新的設計方法學很好地解決了SoC的單一總線的通信瓶頸問題。但是它也有很多問題需要解決，比如內部互連異常複雜以及串擾現象明顯。所以這也是未來需要研究並且關注的問題。jscEETC-電子工程專輯
當前的SoC設計在性能、功耗和尺寸方面面臨哪些挑戰？有何解決方案？jscEETC-電子工程專輯
首先是先進工藝下對於物理實現上的挑戰，比如16nm以下比較複雜的後端實現流程。其次是複雜soc需要集成大量的物理IP，而這帶來的問題就是驗證更加的困難。最後就是複雜系統對計算密度的不確定性，而這主要體現在AI計算方面。jscEETC-電子工程專輯
第一、第二個挑戰的解決方案比較傾向使用chiplet集成來設計SoC，從而降低對工藝節點的完全依賴以及由集成大量物理IP帶來的驗證難的問題。jscEETC-電子工程專輯
針對最後一點的挑戰，更多的需要通過先進的設計方法學來設計IP。賽昉科技的解決方案，是採用一套敏捷的設計方法Chisel，這是一種基於Scala的硬體構建語言，已經被廣泛的被學術界和工業界接受用於為數字IC設計生成RTL。通過其自身高密度代碼、更好的支持對象和高級語言、開發速度快、周期短、可復用性高等優點以實現複雜系統對計算密度的確定性。jscEETC-電子工程專輯
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什麼是片上網絡(NoC)？為什麼系統級晶片(SoC)設計需要NoC？jscEETC-電子工程專輯
在介紹NoC相關歷史之前，我想提出一個觀點：NoC是一種SoC架構。從字面上看，NoC是SoC架構師在其框圖和平面圖中繪製的IP模塊之間連接的邏輯和物理實例。如此眾多的SoC設計團隊從Arm、Synopsys和Cadence等公司獲得IP模塊的授權許可，SoC設計趨向於同質化。實現SoC差異化設計的關鍵在於架構師如何選擇和連接這些IP模塊以滿足他們的系統級要求。jscEETC-電子工程專輯
片上網絡(NoC)相比傳統的總線接口通信有什麼優點和缺點？jscEETC-電子工程專輯
SoC所包含的IP模塊數量不斷增加，同時片上服務質量（QoS）、仲裁和數據流優化的複雜性越來越高， NoC逐漸取代總線和交叉開關（crossbar），而成為片上互連的行業標準。總線是共享的通信資源，除了最簡單的系統之外，總線無法提供系統所需的帶寬。交叉開關雖然可以提供足夠帶寬，但是其大小隨著所連接的IP模塊數量成倍增長，並且大型的交叉開關根本無法構建。 它們都不能很好地利用布線，而布線可是當今晶片技術中最為昂貴的東西。NoC可以極大地減少裸片面積（尤其是更少的布線），功耗更低，而且可以對片上數據流和服務質量進行微調優化，甚至可以提供數據保護功能以提高整個系統的功能安全性。jscEETC-電子工程專輯
總線是系統級晶片發展的早期階段所採用的標準，那時連接的IP模塊（CPU、存儲器和外圍控制器等）可能不超過20個。 然而，隨著更多IP模塊連接到總線，它們開始爭奪優先級和可用的帶寬。總線需要集中的仲裁器和地址解碼邏輯，而隨著主機和從機數量的增加，大家競爭同一條總線資源，這反而成了SoC性能的瓶頸。jscEETC-電子工程專輯
高性能的SoC設計在性能、功耗和尺寸方面面臨哪些挑戰？jscEETC-電子工程專輯
現在大多數高性能SoC設計均使用10 nm以下的先進工藝節點，其中電晶體的尺寸可縮小到令人難以置信的地步。這樣就可以將數十億個電晶體集成到一顆裸片上，而幾年前同樣尺寸的裸片只能容納幾億個電晶體。然而，金屬線寬還沒有縮小到電晶體那麼小，當系統中添加更多IP模塊時，連接它們所需的金屬線數量卻隨之增加，並且數據在片上傳輸所需的距離也增加了。對於5年前的SoC設計而言，NoC可能佔裸片面積的10％，但在當今的先進高性能SoC中，這一面積比卻在增加。但是，我們也在不斷改進NoC技術，使其能夠在高性能應用的高時鐘頻率和高電壓下運行。而當NoC不需要大帶寬時，我們能夠非常快速、透明地「使之節流」至節能模式。NoC技術提供了很多「槓桿」，SoC架構師可以使用它們針對特定的性能、功耗和面積要求進行優化。jscEETC-電子工程專輯
做SoC設計規劃時，需考慮哪些主要因素？jscEETC-電子工程專輯
作為CPU IP供應商，我們從不同的客戶觀察到他們在做SoC設計規劃時主要考慮到以下幾個主要因素：jscEETC-電子工程專輯
●產品定義和關鍵技術指標：一般客戶都有針對的目標市場和應用場景，所以早期的產品定義就比較明晰，比如對CPU的性能（頻率，DMIPS/CoreMark等基礎測試跑分）都會有明確的範圍要求，其他外設IP所需的列表以及整體晶片的頻率、面積和功耗等。jscEETC-電子工程專輯
●硬體特性和整體架構：一旦產品定義確定，接下來就是軟硬體功能劃分，確定硬體模塊特性，以及整體SoC架構（主要總線結構）等。通過具體應用和算法評估來確定整個SoC架構，包括總線結構、Master/Slave的個數及連接關係、存儲結構，以及關鍵IP模塊的具體特性等。以CPU為例，是否需要DSP、FPU等處理單元；存儲結構（ICache/DCache，片上指令緊耦合SRAM，片上數據緊耦合SRAM）及容量大小，以及所需要的系統總線結構等。jscEETC-電子工程專輯
●軟體生態和用戶習慣：軟體生態和用戶習慣是一個看不見摸不著的東西，但對SoC設計來說至關重要。軟體開發環境（IDE，SDK等），基礎工具鏈（編譯器，調試器等），作業系統支持程度... 這些都關係到晶片終端客戶軟體開發的效率和習慣。jscEETC-電子工程專輯
● 綜合時間、人力、資金成本的性價比：高性價比是商業客戶成功的必要條件。誰都希望用最短的時間、最少的人力完成SoC軟硬體的設計和驗證，當然同時也希望IP費用、後續流片、封裝測試費用等都是最合理的價格。jscEETC-電子工程專輯
當然每個客戶對這些因素的優先級或是權重會不一樣。芯來科技成立2年以來，見證了RISC-V在國內的落地開花。最初，對於新興的RISC-V，大多數的SoC設計公司都因為軟體生態和用戶習慣而持觀望態度。隨著RISC-V整個軟硬體生態的蓬勃發展，現在我們看到越來越多的客戶因為性價比、差異化的產品定義和靈活的擴展性等優勢，開始選擇RISC-V。jscEETC-電子工程專輯
目前主流的SoC在選擇處理器內核IP時主要基於什麼標準？如何實現差異化設計？jscEETC-電子工程專輯
SoC設計時對處理器IP的選擇，確實存在一定的統一標準，比如硬體指標、軟體指標、穩定性及價格等因素。jscEETC-電子工程專輯
硬體指標主要包括：jscEETC-電子工程專輯
●在特定工藝下，頻率、面積、功耗參數要求，以及典型CPU基準測試跑分（DMIPS，CoreMark等）；jscEETC-電子工程專輯
●不同的指令集組合，如RISC-V 32位或是RISC-V 64位指令集、DSP、單雙精度FPU等；jscEETC-電子工程專輯
●存儲單元結構及大小；jscEETC-電子工程專輯
●中斷個數和優先級，響應速度等；jscEETC-電子工程專輯
●支持的總線接口類型及時鐘頻率比等。jscEETC-電子工程專輯
軟體指標主要包括：jscEETC-電子工程專輯
●完善的軟體開發環境和開發平臺（IDE，SDK等）；jscEETC-電子工程專輯
●成熟穩定的工具鏈（編譯器，仿真器，調試器等）；jscEETC-電子工程專輯
●標準的軟體接口以及豐富的算法軟體庫等；jscEETC-電子工程專輯
●友好的第三方軟體支持（(Segger、IAR、Lauterbach等)；jscEETC-電子工程專輯
●主流的作業系統支持（RTOS，Linux等）。jscEETC-電子工程專輯
穩定性主要是CPU IP需要充分驗證，在不同的工藝和測試平臺上都要有足夠的魯棒性。價格主要包括授權費用和後續的支持和維護成本。jscEETC-電子工程專輯
怎樣給客戶提供有競爭力的差異化設計？這一直也是芯來科技在探索和努力的方向。目前我們主要從以下幾個方面考慮：jscEETC-電子工程專輯
1) 高度可配置的處理器IPjscEETC-電子工程專輯
芯來所有RISC-V CPU IP都包含豐富的可配置選項，客戶可以通過圖形化界面配置其所需的參數來滿足性能需求又不浪費額外資源，例如中斷個數和優先級，ICache/DCache大小，是否需要片上指令和數據SRAM，乘法周期數等等。然後再生成其所需的代碼。jscEETC-電子工程專輯
2) RISC-V指令集的可擴展性（用戶自定義指令）jscEETC-電子工程專輯
在RISC-V指令集定義中已經預留了部分編碼空間給用戶自定義指令，芯來科技提供了NICE(Nuclei Instruction Co-Unit Extension)擴展方案。客戶根據特定領域應用分析需要硬體加速的算法和定義對應指令，基於芯來RISC-V處理器微內核預留了NICE接口以實現針對特定領域的加速單元。加速單元可以和處理器微內核共享存儲等資源，從而可以極大地提高能效比，也可以助力客戶快速開發出面向特定領域架構具備差異化的產品。jscEETC-電子工程專輯
3) 面向細分領域的硬體加速模塊jscEETC-電子工程專輯
針對某些細分領域的SoC設計，芯來科技也提供不同的靈活硬體加速方案，比如處理器物理安全增強模塊、雙核鎖步、矢量模塊、NPU模塊等。jscEETC-電子工程專輯
SoC設計領域有什麼新的技術和應用趨勢值得關注？jscEETC-電子工程專輯
隨著5G和AIoT時代的到來，越來越多的智能化應用場景誕生，也就有了「應用和軟體定義晶片SoC設計」的趨勢，對產品快速迭代也提出了新的要求。這就意味著，SoC設計需要：jscEETC-電子工程專輯
●更有效地解決具體實際場景的問題jscEETC-電子工程專輯
●更快的市場響應速度jscEETC-電子工程專輯
●具備特性差異化和成本優勢jscEETC-電子工程專輯
我認為目前SoC設計主要有以下幾個關鍵趨勢：jscEETC-電子工程專輯
1) DSA(Domain Specific Architecture or Domain Specific Accelerator), 面向專用應用領域的協處理器加速器jscEETC-電子工程專輯
DSA的目標就是提升計算的能效比，因此可以更好地滿足SoC設計的差異化、安全性以及推向市場的時效性。如何達成這個目標？其中一個核心理念是「術業有專攻」，在硬體領域便是用專用硬體滿足特定領域需求。但這跟一般的ASIC硬體化不同，DSA要滿足的是一個領域的需求，解決一類問題而非單一問題，因此能夠實現靈活和專用性的平衡。就處理器領域而言，DSA可以被解釋成Domain Specific Accelerator, 即在通用處理的基礎上，擴展出面向某些領域的加速器，以提升解決該領域問題的效率。jscEETC-電子工程專輯
2) 全棧式的SoC設計平臺化jscEETC-電子工程專輯
全棧式的SoC設計平臺化可以極大縮減傳統SoC設計周期和設計成本。一站式的SoC平臺可以提供SoC軟硬體設計的整體解決方案，一般包括SoC設計所需的基礎共性IP、SoC架構、測試用例、作業系統、軟體驅動、算法庫和開發工具等模塊。目前，芯來科技面向MCU、AIoT等應用領域，已經推出了基於芯來RISC-V 處理器的全棧IP整體解決方案，包括預集成的整體SoC模板（包含芯來的基礎IP庫，統一的IP接口和總線結構等）、軟體硬體驅動、NMSIS算法庫、完備移植好的作業系統示例和芯來自己的IDE/SDK等一系列開發環境。讓客戶在SoC設計上確保按需定製，不浪費資源，幫助客戶降低研發投入，提高研發效率和質量。芯來全棧IP平臺可以承擔客戶80%的通用SoC設計驗證工作，而讓客戶投入更大的精力專注於20%的專用SoC設計。jscEETC-電子工程專輯
3) chiplet新的IP復用模式jscEETC-電子工程專輯
在後摩爾定律時代，晶片集成度越來越高，SoC設計越來越複雜，為了降低整個晶片SoC設計周期以及開發總成本，Chiplet模式成為一個流行的趨勢。Chiplet 其實就是一顆具有一定功能的裸片（Die）。 基於Chiplet 模式，首先將需要實現的複雜功能進行分解，然後開發或是復用已有不同工藝節點、不同材質、不同功能的裸片，最後通過 SiP（System in Package）封裝技術形成一個完整的晶片。因此Chiplet 就是一種新的IP復用模式 - 以晶片裸片的形式提供。jscEETC-電子工程專輯
Chiplet除了可以解決數字電路和模擬或接口電路在工藝節點上的錯位問題外，也可以給SoC設計提供更大的靈活性。例如，有些SoC設計在不同場景下，對接口或模擬的通道數量要求不同，如果都集成在一顆die上缺乏靈活性，性能、功能和面積（也就是所謂的PPA）方面難以做到最優。Chiplet通過數字和模擬更好地解決了場景化的靈活性問題，當然同時chiplet也面臨著諸多挑戰，例如接口標準化、接口間巨大的數據量造成裸片和裸片間互聯所產生的大功耗等問題。jscEETC-電子工程專輯
物聯網和邊緣計算等領域對SoC設計的要求跟移動計算/個人電腦有什麼不同？如何選擇合適的處理器內核？jscEETC-電子工程專輯
從個人電腦到移動計算（手機），晶片SOC設計（也包括處理器發展）主要為單一應用、重點產品驅動。而目前隨著5G、AIoT、邊緣計算等應用場景多點開花，而且都還沒有明確的行業標準和規範，應用場景更多元化，需求更碎片化，單品需求適量，創新迭代變快，也需要更快的市場響應速度。因此晶片SoC設計定製化成為趨勢。而處理器作為SoC的整個控制大腦，在選擇上除了傳統的PPA硬體指標，完整的基礎軟體工具鏈和生態外，更看重的是處理器的靈活性和擴展性來滿足差異化和多樣化的設計，以及技術壁壘的建立。jscEETC-電子工程專輯
ARM在這些新興領域也沒有絕對的生態優勢，因此開放且擁有精簡、低功耗、模塊化、可擴展等技術優勢的RISC-V在AIoT和邊緣計算等領域及需要定製化的場景將大有可為。jscEETC-電子工程專輯
除了技術上的靈活性，RISC-V也能為AIoT、邊緣計算等領域帶來顯著的成本優勢。國際市場分析機構Semico Research在其名為「RISC-V市場分析：新興市場」的報告中指出，預計到2025年，市場將總共消費624億個RISC-V CPU內核，而中國將擁有全球最大的市場空間。jscEETC-電子工程專輯
芯來科技已經發布超低功耗的N100、N200、N300系列，以及高性能的600和900系列（包含32位、64位架構）RISC-V處理器IP產品，它們不僅具備豐富的可配置選項，讓客戶靈活自由選擇，而且針對一些垂直細分領域提供單獨的可選特性。我們希望和國內的客戶一起「引領RISC-V開放生態, 賦能AIoT創新變革」。jscEETC-電子工程專輯
責編：Amy GuanjscEETC-電子工程專輯
本文為《電子工程專輯》2020年12月 刊雜誌文章，版權所有，禁止轉載。點擊申請免費雜誌訂閱 jscEETC-電子工程專輯