國內某大學成功驗證實現3nm關鍵技術:GAA電晶體

2021-01-07 EDN電子設計技術

晶片製造特別是高端晶片製造一直是中國被卡脖子的關鍵技術，中芯國際的7nm就一直還未量產，而最近傳出國內某大學成功驗證實現3nm關鍵技術，我們來看看到底怎麼回事？tetednc

近日，復旦大學微電子學院網站發布消息，該校周鵬團隊針對具有重大需求的3-5納米節點電晶體技術，驗證了雙層溝道厚度分別為0.6 /1.2納米的圍柵多橋溝道電晶體（GAA，Gate All Around，也譯作環繞柵極電晶體），實現了高驅動電流和低洩漏電流的融合統一，為高性能低功耗電子器件的發展提供了新的技術途徑。tetednc

據悉，相關成果以《0.6/1.2納米溝道厚度的高驅動低洩漏電流多橋溝道電晶體》（High Drive and Low Leakage Current MBC FET with Channel Thickness 1.2nm/0.6nm）為題，於北京時間12月16日在第66屆國際電子器件大會（IEDM，International Electron Device Meeting）在線發布。（註：IEDM是微電子器件領域的國際頂級會議，是國際學術界和頂尖半導體公司的研發人員發布先進技術和最新進展的重要窗口。）tetednc

隨著集成電路製造工藝進入到5納米技術節點以下，傳統電晶體微縮提升性能難以為繼，技術面臨重大革新。採用多溝道堆疊和全面柵環繞的新型多橋溝道電晶體乘勢而起，利用GAA結構實現了更好的柵控能力和漏電控制，被視為3-5納米節點電晶體的主要候選技術。現有工藝已實現了7層矽納米片的GAA多橋溝道電晶體，大幅提高驅動電流，然而隨著堆疊溝道數量的增加，漏電流也隨之增加，導致的功耗不可忽視。tetednc

tetednc

雙橋溝道電晶體示意圖及其性能圖tetednc

針對上述問題，周鵬團隊設計並製備出超薄圍柵雙橋溝道電晶體，利用二維半導體材料優秀的遷移率，和圍柵增強作用的特點，驅動電流與普通MoS2電晶體相比提升超過400%，室溫下可達到理想的亞閾值擺幅（60mV/dec）。同時，出色的靜電調控與較大的禁帶寬度可有效降低漏電流。該器件驅動電流與7疊層矽GAA電晶體可相比擬，漏電流卻只有矽器件的1.9%，降低了兩個數量級，在未來高性能低功耗電晶體技術領域具有廣闊的應用前景。tetednc

在此之前，業界普遍採用的是華人教授胡正明團隊研製的FinFET（鰭式場效應電晶體）技術，GAA電晶體被認為是最優秀的繼任者。按照目前各大公司發布的信息，三星打算從2022年投產的第一代3nm就引入GAA電晶體，據介紹，基於全新的GAA電晶體結構，三星通過使用納米片設備製造出了MBCFET（Multi－Bridge－Channel FET，多橋－通道場效應管），該技術可以顯著增強電晶體性能，主要取代FinFET電晶體技術。此外，MBCFET技術還能兼容現有的FinFET製造工藝的技術及設備，從而加速工藝開發及生產。tetednc

tetednc

臺積電略保守，3nm節點也會跟之前的7nm工藝一樣採取兩步走的方式，第一代3nm工藝還會繼續改進FinFET電晶體工藝，在第二代3nm或者2nm節點才會升級到GAA電晶體技術。這樣做一方面是出於技術研發的考慮，臺積電在GAA技術上落後三星12到18個月，另一方面則是要在進度上趕超，2021年3月份就準備試產，所以不能急著上GAA工藝，先用FinFET工藝頂上。tetednc

復旦大學的這項研究工作主要由周鵬團隊黃曉合和劉春森博士完成，得到了微電子學院院長張衛教授的指導和國家自然科學基金傑出青年科學基金、應急重點項目及上海市集成電路重點專項等項目的資助，以及復旦大學專用集成電路與系統國家重點實驗室的支持。tetednc

注意：該團隊是驗證實現3nm的關鍵技術：GAA電晶體，而非整個晶片技術，也不是晶片製造技術。tetednc

相關焦點

  • FinFET逐漸失效不可避免,英特爾研發全新設計的電晶體GAA-FET
    FinFET工藝先拔頭籌，英特爾最早於2011年推出了商業化的FinFET工藝技術，顯著提高了性能並降低了功耗，之後臺積電採用FinFET技術亦取得了巨大的成功，隨後FinFET大放異彩，成為全球主流晶圓廠的首選。
  • 又一晶片關鍵技術「破冰」,EUV光刻機也有進展,中國芯崛起在即
    晶片關鍵技術迎來「破冰」在各國各企業的努力下，晶片成功突破到了5nm。5nm是目前世界上最先進的製程工藝，臺積電用了33年時間才做到了這一點，在今年第一季度實現大規模投產。相比之下，我國在晶片製程工藝上還有很大的進步空間，以中芯國際的代工水準來看，是在14nm。
  • 復旦教授攻克難題,3nm晶片關鍵技術取得突破,國產晶片未來可期
    傳統的FinFET電晶體技術在製程不斷微縮的情況下，已經難以有新突破，故而相關企業或團隊展開了對電晶體新型技術的研發探索。12月17日快科技傳來消息，我國復旦大學微電子學院宣布，該校周鵬教授的團隊成功攻克難題，在3nm晶片關鍵技術上取得重大突破。
  • 3-5nm關鍵技術突破:復旦大學驗證實現圍柵多橋溝道電晶體技術
    通信世界網消息（CWW）近日，復旦大學微電子學院發布消息稱，該學院周鵬教授團隊針對具有重大需求的3-5納米節點電晶體技術，驗證了雙層溝道厚度分別為0.6 /1.2納米的圍柵多橋溝道電晶體（GAA，Gate All Around），實現了高驅動電流和低洩漏電流的融合統一，為高性能低功耗電子器件的發展提供了新的技術途徑
  • 每平方毫米近3億個電晶體!臺積電3nm工藝挑戰摩爾定律
    智東西（公眾號：zhidxcom）編 | 韋世瑋智東西4月21日消息，據外媒phoneArena報導，臺積電的3nm晶片將實現每平方毫米近3億個電晶體的電晶體密度，提升了1.7倍。同時，其性能將提升5%，能耗降低15%，預計將於2021年下半年開始生產，2022年下半年實現量產。長期以來，臺積電和三星一直都在競相完善3nm晶片的生產設施，但由於今年新型冠狀肺炎病毒的爆發，雙方的完善進度亦受到了影響。據悉，三星3nm晶片的量產計劃也將從2021年推遲到2022年。
  • 臺積電3nm細節公布:2.5億電晶體/mm2
    PingWest品玩4月20日訊，據快科技報導，臺積電正式披露了其最新3nm工藝的細節詳情，其電晶體密度達到了2.5億/mm²。作為參考，採用臺積電7nm EUV工藝的麒麟990 5G尺寸113.31mm²，電晶體密度103億，平均下來是0.9億/mm²，3nm工藝電晶體密度是7nm的3.6倍。
  • 國產晶片的2個好消息:復旦教授突破關鍵技術,EUV光刻機也有新進展
    復旦大學教授突破關鍵技術本月17日，復旦大學微電子學院傳來好消息，該校的周鵬教授研究團隊在3nm/5nm晶片的關鍵技術方面，已成功驗證了GAA（Gate All Around）電晶體技術。目前在晶片行業，FinFET電晶體是主流，從20納米到7納米都採用的FinFET電晶體設計。但是到了3納米和5納米的晶片節點，FinFET電晶體已經難以為繼。
  • 臺積電2nm製程研發取得突破 將切入GAA技術
    據報導，臺積電衝刺先進位程，在2nm研發有重大突破，已成功找到路徑，將切入環繞式柵極技術(gate-all-around，簡稱GAA)技術。三星已決定在3nm率先導入GAA技術，並宣稱要到2030年超過臺積電，取得全球邏輯晶片代工龍頭地位，臺積電研發大軍一刻也不敢鬆懈，積極投入2nm研發，並獲得技術重大突破，成功找到切入GAA路徑。臺積電負責研發的資深副總經理羅唯仁，還為此舉辦慶功宴，感謝研發工程師全心投入。
  • 環柵型場效應電晶體(Gate-All-Around FET)
    2011年初英特爾公司最早在22nm的第三代酷睿處理器上使用FinFET工藝[3]，目前7nm工藝還將繼續使用FinFET技術，但在更小尺寸下需要配合使用EUV(極紫外)光刻技術。隨著摩爾定律延續至今，臺積電的7nm工藝已經量產，並運用到蘋果A系列和華為海思麒麟的980處理器上，5nm工藝預計將於2020年實現量產。
  • 臺積電3nm試量產延期,A14處理器量產推遲
    在半導體公司進入10nm節點之後，全球有能力有機會跟進的只剩下Intel、臺積電、三星三家公司了，其中三星的3nm工藝將轉向GAA環繞柵極電晶體工藝，臺積電的3nm相對保守些，第一代還是FinFET工藝。 臺積電原本在4月份舉行技術論壇會議，揭秘3nm工藝的計劃，不過因為疫情影響，現在已經延期到了8月底。
  • 臺積電3nm工藝遭遇挑戰,仍有足夠時間在2022年開始量產
    打開APP 臺積電3nm工藝遭遇挑戰,仍有足夠時間在2022年開始量產 TechWeb.com.cn 發表於 2021-01-05 11:08:30
  • 不要過度解讀中科院3nm碳基晶片,不要輕易認為碳基可以彎道超車
    【不要過度解讀所謂中科院3nm碳基晶體，更不要認為碳基材料可以彎道超車解決晶片問題？】在2019年，中科院研究所的殷華湘團隊公布：他們已經成功研發出相等於人類DNA的寬度的3nm電晶體。於是有人誇大認為這是國內解決了3nm晶片問題，實際上所謂的3nm並非是我們熟知的晶片工藝製程，實際上指的是鉿鋯金屬氧化物薄膜的厚度，並不代表這個FinFET器件採用的是3nm工藝。我們知道大家對於晶片的急切心理，可是我們不能夠因為某些沒有根據的捕風捉影就是我們的晶片技術的進步。其實，這項技術的出發點是面向5nm及以下節點高性能和低功耗電晶體性能需求。
  • 臺積電三星3nm研發遭遇挑戰 但外媒稱仍有足夠時間在2022年開始量產
    【TechWeb】1月5日消息，據國外媒體報導，在此前的報導中，英文媒體援引產業鏈方面的消息報導稱，臺積電和三星的3nm工藝研發均遭遇關鍵瓶頸，研發進度也不得不推遲。
  • 3nm晶片關鍵技術獲得突破,復旦大學教授建「奇功」!
    3nm晶片關鍵技術獲得突破，復旦大學教授建「奇功」！每次在談及晶片話題的時候，我國國內網友雖然對國家充滿信心，但是也不乏一些悲觀的網友對於我國能夠突破美國的晶片封鎖而擔憂，在他們看來我國晶片製造領域在和美國有著如此巨大的鴻溝情況下，想要在5年以內實現國產晶片7成自產率簡直是天方夜譚。
  • 臺積電公布3nm電晶體密度達250MTR/mm2
    隨著5nm工藝進入規模量產階段，臺積電也在第一季度的財報會議上首次披露3nm工藝節點的進展。按照臺積電官方的說法，第一代3nm工藝依然採用傳統的鰭式場效應管(FinFET)技術，GAA技術要在第二代3nm工藝上應用。
  • 復旦大學科研團隊實現圍柵多橋溝道電晶體技術
    復旦大學微電子學院教授周鵬團隊針對具有重大需求的3-5納米節點電晶體技術，驗證了雙層溝道厚度分別為0.6 /1.2納米的圍柵多橋溝道電晶體（GAA，Gate All Around），實現了高驅動電流和低洩漏電流的融合統一，為高性能低功耗電子器件的發展提供了新的技術途徑。
  • 外媒:臺積電今年10月份開始安裝3nm晶片生產設備
    在最新的報導中，外媒就提到了臺積電3nm工藝方面的消息，其表示今年10月份，臺積電就將開始安裝生產3nm晶片的設備。3nm工藝是5nm之後，晶片製造工藝的一個重要節點。在2019年第四季度的財報分析師電話會議上，臺積電CEO魏哲家也談到了3nm工藝，當時他是表示他們正與客戶就3nm工藝的設計進行合作，並透露研發進展順利。
  • 7nm追趕臺積電3nm Intel的CPU工藝終歸還是老大
    再下一步，Intel還要在半導體技術上追上來，其7nm工藝電晶體密度就接近臺積電3nm工藝了，5nm節點反超幾乎是板上釘釘了。在半導體工藝節點的命名上，臺積電、三星兩家從16／14nm節點就有點跑偏了，沒有嚴格按照ITRS協會的定義來走了，將節點命名變成了兒戲，Intel在這點上倒是很老實，所以吃虧不少，實際上他們的10nm節點電晶體密度就有1億／mm2，比三星、臺積電的7nm還要高一點。
  • 詳細解析,晶片裡面100多億電晶體是如何實現的?
    當然，晶片中的電晶體不僅僅只有Mos管這一種類，還有三柵極電晶體等，電晶體不是安裝上去的，而是在晶片製造的時候雕刻上去的。在進行晶片設計的時候，晶片設計師就會利用EDA工具，對晶片進行布局規劃，然後走線、布線。
  • 針對3-5納米節點,復旦學者實現圍柵多橋溝道電晶體技術
    集微網消息，復旦大學官方消息顯示，近日，復旦大學微電子學院教授周鵬團隊針對具有重大需求的3-5納米節點電晶體技術，驗證了雙層溝道厚度分別為0.6 /1.2納米的圍柵多橋溝道電晶體（GAA，Gate All Around），實現了高驅動電流和低洩漏電流的融合統一，為高性能低功耗電子器件的發展提供了新的技術途徑