Giga ADC 介紹及雜散分析(上)

本文引用地址：http://www.eepw.com.cn/article/258429.htm

摘要

Giga ADC是TI推出的採樣率大於1GHz的數據轉換產品系列，主要應用於微波通信、衛星通信以及儀器儀表。本文介紹了Giga ADC的主要架構以及ADC輸出雜散的成因分析，以及優化性能的主要措施。

1、Giga ADC架構及TI的Giga ADC

1.1 Giga ADC架構演進

Giga ADC目前已經廣泛的應用於數據採集、儀器儀表、雷達和衛星通信系統；隨著採樣速率和精度的進一步提高，越來越多的無線通信廠商開始考慮使用Giga ADC實現真正的軟體無線電。軟體無線電不僅可以簡化接收通道設計，同時可以方便不同平臺的移植和升級，從而降低開發成本和周期。

Figure 1列出了在使用各種採樣架構下，採樣精度和採樣速率之間關係。隨著技術和工藝的發展，各種架構可以支持的採速率在不斷的提升，但就目前的水平來看，要實現1Gpbs以上的採樣率，必須採用Flash或者摺疊（Folding）架構。

這主要是因為在其它架構中，都採用了反饋環路；這些反饋環路的傳輸延時限制了ADC速率的進一步提升。例如在pipeline中，每一級都有一個DAC，用於把本級的數據輸出轉換成模擬信號，反饋給本級的模擬輸入，取差以後放大輸出給下一級。類似的限制也存在於Subranging或者multi-step架構中，都需要一個反饋環路輔助判決。

另一方面，雖然目前業界最快的ADC架構是Flash架構，但一個N bit的flash ADC需要2N-1個比較器，當N>= 8時，比較器的數量將會非常龐大；而且隨著轉換精度的增加，後端的解碼邏輯也會變得異常複雜；這些都會對晶片的體積和功耗造成很大的影響。

所以在TI的Giga ADC中，採用了折中的摺疊（folding）架構。事實上，摺疊是和flash類似的架構，不同的是，在摺疊架構中，輸入信號分別通過了粗分ADC和摺疊電路+細分ADC；摺疊電路的理想傳輸特性為三角狀循環的摺疊信號。以一個8bit ADC為例，粗分ADC輸出3bit，細分ADC輸出5bit.如Figure 2和Figure 3所示，摺疊電路共摺疊了8次，將滿量程的輸入範圍等分為8段，分別對應3位粗分ADC轉換產生的高位bit（MSB）；同時對上述摺疊電路輸出信號進行5位細化轉換得到低位bit（LSB）；最後高、低位數字碼合起來組成8位的數字輸出。

對於一個8bit ADC，採用摺疊電路架構所需要的比較器個數為（m = 3，n = 5）；如果採用flash架構，則需要比較器的個數為。顯而易見，採用摺疊架構大大降低了比較器的個數。

1.2 TI Giga ADC產品介紹

TI在過去的十年當中，利用創新的ADC架構和工藝技術，不斷的刷新業界Giga ADC的採樣速率和轉換精度，最新的產品已經可以達到5Gbps @ 7.6bit（LM97600）和4Gpbs @ 12bit（ADC12D2000RF）。Figure 4是目前TI全系列的Giga ADC產品：

2、TI Giga ADC架構介紹

本章節中將詳細討論Giga ADC的各個功能模塊。在實際應用中，設計者一般都會採用Folding + interpolation + calibration的架構，用於進一步簡化設計，降低功耗和提高精度。

上圖是一個典型的folding-interpolation架構的Giga ADC框圖。在這類ADC中，為了解決模擬輸入端的匹配誤差和輸入偏置誤差，集成了一個校準信號源，在不需要外部輸入的情況下，實現晶片的前臺校準，使晶片達到最大性能。除此之外，還包括輸入的buffer，採保電路，foldinginterpolation電路以及比較器、encoder和LVDS輸出電路。

2.1 Input mux

在Figure 5中可以看到，為了儘可能的把輸入鏈路上所有器件包含到校準環路中，校準信號的輸入開關加在了輸入電路的最F前端。這對開關電路的線性和帶寬提出了很高的要求。在TI的Giga ADC電路中，採用了constant Vgst NMOS pass-gate電路，這種電路不僅寬頻帶內導通電阻穩定不變，失真小，而且功耗低。

電路校準只在器件上電或者器件工作溫度發生明顯變化的時候才會發起，輸入校準開關也只在這個時候才會導通。

2.2 Interleaved T/H

在高速ADC設計中，為了達到更高的採樣速率，採用了interleaved的架構，即一個模擬輸入，輸入到兩個相同的ADC中，但這兩個ADC的採樣速率相同，相位相反；最後晶片的數字部分把兩路ADC的輸出信號重新整合，達到了相對於每路ADC兩倍的採樣速率。將採樣保持電路放在第一級buffer之後，主要是因為這一級buffer降低了輸入信號的負載和kickback噪聲，方便寬帶匹配；同時降低了採保電路的工作頻率，使得採保電路和第二級buffer的設計和功耗大大簡化。

需要注意的是，在interleaved架構中，兩路採樣保持電路和buffer的偏置和增益誤差，以及兩路採樣時鐘之間的相位誤差，都會給整個ADC系統SNR帶來很大的影響。在設計中，兩路電路採用了完全鏡像的設計，同時兩路電路都在校準環路裡，有效的降低了這些誤差帶來的性能惡化。

2.3 Preamplifier

預放大電路處於採保電路之後，比較器之前，包括第二級輸入buffer，摺疊內插電路等。預放大電路的主要功能包括：輸入信號的放大，以降低電路偏置誤差對性能的影響；輸入信號的摺疊處理，將輸入信號通過摺疊電路分成若干部分，從而降低比較器的個數；通過內插電路增加信號過零點，減少摺疊電路模塊。

2.3.1第二級輸入buffer

第二級輸入buffer的主要作用就是要把採保電路輸出的偽差分信號通過差分放大器轉換成真正的差分信號，以達到更好的電源抑制比和方便後級處理。第二級buffer輸出的差分信號分成兩路，一路輸出給粗分轉換電路，用於判決輸入信號處於那一個摺疊區；一路輸出給細分轉換電路，輸出具體的轉換數據。

2.3.2摺疊電路

Figure 8為一種實際摺疊電路及其直流傳輸特性。Figure 8（a）中，輸入信號Vin和5個量化參考電平Va、Vb、Vc、Vd和Vf；5個源極耦合對的漏極交替連接，通過負載電阻R1和R2的I/V變換，形成一對5倍摺疊（摺疊率F = 5）的差分摺疊信號Vo +與Vo -，如Figure 8（b）所示。Figure 8（b）中，直流傳輸特性上差分輸出為零的點稱為過零點。可見，除了過零點附近，實際摺疊電路的傳輸特性存在著一定的非線性區域。為解決非線性區域上輸入信號的量化問題，可採用兩個具有一定相位差的摺疊信號，如Figure 9所示。它們之間的相位差保證了各自的非線性區域相互錯開。