PCB版圖設計DD基於高速FPGA的PCB設計技術

如果高速PCB設計能夠像連接原理圖節點那樣簡單，以及像在計算機顯示器上所看到的那樣優美的話，那將是一件多麼美好的事情。然而，除非設計師初入PCB設計，或者是極度的幸運，實際的PCB設計通常不像他們所從事的電路設計那樣輕鬆。在設計最終能夠正常工作、有人對性能作出肯定之前，PCB設計師都面臨著許多新的挑戰。這正是目前高速PCB設計的現狀--設計規則和設計指南不斷發展，如果幸運的話，它們會形成一個成功的解決方案。

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絕大多數PCB是精通PCB器件的工作原理和相互影響以及構成電路板輸入和輸出的各種數據傳輸標準的原理圖設計師與可能知道一點甚至可能一點也不知道將小小的原理圖連線轉換成印刷電路銅線後將會發生什麼的專業版圖設計師相互合作的成果。通常，對最終電路板的成敗負責的是原理圖設計師。但是，原理圖設計師對優秀的版圖技術懂得越多，避免出現重大問題的機會就越多。

如果設計中含有高密度的FPGA，很可能會有許多挑戰擺放在精心設計的原理圖前面。包括數以百計的輸入和輸出口數量，超過500MHz(某些設計中可能更高) 的工作頻率，以及小至半毫米的焊球間距等，這些都將導致設計單元之間產生不應有的相互影響。

並發開關噪聲

第一個挑戰很可能就是所謂的並發開關噪聲(SSN)或並發開關輸出(SSO)。大量的高頻數據流將在數據線上產生振鈴和串擾之類的問題，而電源和地平面上也會出現影響整個電路板性能的地線反彈和電源噪聲問題。

為了解決高速數據線上的振鈴和串擾，改用差分信號是很好的第一步。由於差分對上的一條線是吸收(Sink)端，另一條提供源電流，因此能從根本上消除感應影響。利用差分對傳輸數據時，由於電流保持在局部，因此有助於減小返迴路徑中的感應電流產生的「反彈」噪聲。對於高達數百MHz甚至數GHz的射頻，信號理論表明，在阻抗匹配時可以傳送最大信號功率。而傳輸線匹配不好時，將會產生反射，只有一部分信號從發端傳輸到接收設備，而其他部分將在發送端和接收端之間來回反彈。在PCB上差分信號實現的好壞將對阻抗匹配(以及其他方面)起很大的作用。

差分走線設計

差分走線設計建立在阻抗受控的PCB原理上。其模型有點像同軸電纜。在阻抗受控的PCB上，金屬平面層可以當作屏蔽層，絕緣體是FR4層壓板，而導體則是信號走線對(見圖1)。FR4的平均介電常數在4.2到4.5之間。由於不知道製造誤差，有可能導致對銅線的過度蝕刻，最終造成阻抗誤差。計算PCB走線阻抗的最精確方法是利用場解析程序(通常是二維，有時候用三維)，它需要利用有限元對整個PCB批量直接解麥克斯韋方程。該軟體可以根據走線間距、線寬、線厚以及絕緣層的高度來分析EMI效應。

圖1：同軸電纜和PCB的比較。

100Ω特徵阻抗已經成為差分連接線的行業標準值。100Ω的差分線可以用兩根等長的50Ω單端線製作。由於兩根走線彼此靠近，線間的場耦合將減小線的差模阻抗。為了保持100Ω的阻抗，走線的寬度必須減小一點。結果，100Ω差分線對中每根線的共模阻抗將比50歐略為高一點。

理論上走線的尺寸和所用的材料決定了阻抗，但過孔、連接器乃至器件焊盤都將在信號路徑中引入阻抗不連續性。不用這些東西通常是不可能的。有時候，為了更合理的布局和布線，就需要增加PCB的層數，或者增加像埋孔這類功能。埋孔只連接PCB的部分層，但是在解決傳輸線問題的同時，也增加了板子的製作成本。但有時候根本沒有選擇。隨著信號速度越來越快，空間越來越小，像對埋孔這類的額外需求開始增加，這些都應成為PCB解決方案的成本要素。

圖2：差分線設計實例。

如圖2所示的橫截面是實際差分線版圖的最常見圖案。在採用帶狀線布線時，信號被FR-4材料夾在中間。而微帶線時，一條導體是裸露在空氣中的。因為空氣的介電常數最低(Er= 1)，故頂層最適合布設一些關鍵信號，如時鐘信號或者高頻的SERial-DESerial (SERDES)信號。 微帶線布線應該耦合到下方的地平面，該地平面通過吸收部分電磁場線來減小電磁幹擾(EMI)。在帶狀線中，所有的電磁場線耦合到上方和下方的參考平面，這大大降低了EMI。如果可能的話，應該儘量不要用寬邊耦合帶狀線設計。這種結構容易受到參考面中耦合的差分噪聲的影響。另外還需要PCB的均衡製造，這是很難控制的。總的來說，控制位於同一層上的線間距還是比較容易的。

去耦和旁路電容器

另一個確定PCB的實際性能是否符合預期的重要方面需要通過增加去耦和旁路電容進行控制。增加去耦電容器有助於減小PCB的電源與地平面之間的電感，並有助於控制PCB上各處的信號和IC的阻抗。旁路電容有助於為FPGA提供一個乾淨的電源(提供一個電荷庫)。傳統規則是在方便PCB布線的任何地方都應布置去耦電容，並且FPGA電源引腳的數量決定了去耦電容的數量。但是，FPGA的超高開關速度徹底打破了這種陳規。

在典型的FPGA板設計中，最靠近電源的電容為負載的電流變化提供頻率補償。為了提供低頻濾波並防止電源電壓下降，要使用大的去耦電容。電壓下降是由於設計電路啟動時穩壓器的響應有所滯後。這種大電容通常是低頻響應較好的電解電容，其頻率響應範圍從直流到幾百kHz。

每個FPGA輸出變化都要求對信號線充電和放電，這需要能量。旁路電容的功能是在寬頻率範圍內提供局部能量存儲。另外，還需要串聯電感很小的小電容來為高頻瞬變提供高速電流。而反應慢的大電容在高頻電容器能量消耗掉以後繼續提供電流。

電源總線上大量的電流瞬變增加了FPGA設計的複雜性。這種電流瞬變通常與SSO/SSN有關。插入電感非常小的電容器將提供局部高頻能量，可用來消除電源總線上的開關電流噪聲。這種防止高頻電流進入器件電源的去耦電容必須非常靠近FPGA(小於1cm)。有時會將許多小電容並聯到一起作為器件的局部能量存儲，並快速響應電流的變化需求。

總的來說，去耦電容的布線應該絕對的短，包括過孔中的垂直距離。即便是增加一點點也會增加導線的電感，從而降低去耦的效果。

圖3-典型的PCB疊層和設計要素(注意BGA焊盤要偏離於過孔)。

其他技術

隨著信號速度的提高，要在電路板上輕鬆地傳輸數據變得日益困難。可以利用其他一些技術來進一步提升PCB的性能。

首先也是最明顯的方法就是簡單的器件布局。為最關鍵的連接設計最短和最直接的路徑已經是常識了，但不要低估了這一點。既然最簡單的策略可以得到最好的效果，何必還要費力去調整板上的信號呢？

幾乎同樣簡要的方法是要考慮信號線的寬度。當數據率高達622MHz甚至更高時，信號傳導的趨膚效應變得越發突出。當距離較長時，PCB上很細的走線(比如4個或5個mil)將對信號形成很大的衰減，就像一個沒有設計好的具有衰減的低通濾波器一樣，其衰減隨頻率增加而增加。背板越長，頻率越高，信號線的寬度應越寬。對於長度大於20英寸的背板走線，線寬應該達到10或12mil。

通常， 板子上最關鍵的信號是時鐘信號。當時鐘線設計得太長或不好的話，就會為下遊放大抖動和偏移，尤其是速度增加的時候。應該避免使用多個層來傳輸時鐘，並且不要在時鐘線上有過孔，因為過孔將增加阻抗變化和反射。如果必須用內層來布設時鐘，那麼上下層應該使用地平面來減小延遲。當設計採用FPGA PLL時，電源平面上的噪聲會增加PLL抖動。如果這一點很關鍵，可以為PLL創建一個「電源島」，這種島可以利用金屬平面中的較厚蝕刻來實現PLL模擬電源和數字電源的隔離。

對於速率超過2Gbps的信號，必須考慮成本更高的解決方案。在這麼高的頻率下，背板厚度和過孔設計對信號的完整性影響很大。背板厚度不超過0.200英寸時效果較好。當PCB上為高速信號時，層數應儘可能少，這樣可以限制過孔的數量。在厚板中，連接信號層的過孔較長，將形成信號路徑上的傳輸線分支。採用埋孔可以解決該問題，但製造成本很高。另一種選擇是選用低耗損的介電材料，例如Rogers 4350, GETEK或ARLON。這些材料與FR4材料相比其成本可能接近翻倍，但有時這是唯一的選擇。

還有其他一些用於FPGA的設計技術，它們可以提供I/O位置的一些選擇。在關鍵的高速SERDES設計中，可以通過保留(但不用)相鄰的I/O引腳來隔離SERDES I/O。例如，相對於SERDES Rx和Tx, VCCRX# 和 VCCTX#以及球位置，可以保留3x3 或5x5 BGA 球區域。或者如果可能的話，可以保留靠近SERDES的整個I/O組。如果設計中沒有I/O限制，這些技術能夠帶來好處，而且不會增加成本。

最後，也是最好的方法之一是參考FPGA製造商提供的參考板。絕大部分製造商會提供參考板的源版圖信息，雖然由於私有信息問題可能需要特別申請。這些電路板通常包含標準的高速I/O接口，因為FPGA製造商在表徵和認證他們的器件時需要用到這些接口。不過要記住，這些電路板通常是為多種用途設計的，不見得與特定的設計需求剛好匹配。雖然這樣， 它們仍可以作為創建解決方案的起點。

本文小結

當然，本文只談及了一些基本的概念。這裡所涉及的任何一個主題都可以用整本書的篇幅來討論。關鍵是要在為PCB版圖設計投入大量時間和精力之前搞清楚目標是什麼。一旦完成了版圖設計，重新設計就會耗費大量的時間和金錢，即便是對走線的寬度作略微的調整。不能依賴PCB版圖工程師做出能夠滿足實際需求的設計來。原理圖設計師要一直提供指導，作出精明的選擇，並為解決方案的成功負起責任。