電源完整性/EMC/EMI以及熱分析

電源完整性/EMC/EMI以及熱分析

工程師3 發表於 2018-05-10 15:12:00

面對高速高密度PCB設計的挑戰，設計者需要改變的不僅僅是工具，還有設計的方法、理念和流程。

隨著電子產品功能的日益複雜和性能的提高，印刷電路板的密度和其相關器件的頻率都不斷攀升，工程師面臨的高速高密度PCB設計所帶來的各種挑戰也不斷增加。除大家熟知的信號完整性（SI）問題，Cadence公司高速系統技術中心高級經理陳蘭兵認為，高速PCB技術的下一個熱點應該是電源完整性（PI）、EMC/EMI以及熱分析。

而隨著競爭的日益加劇，廠商面臨的產品面世時間的壓力也越來越大，如何利用先進的EDA工具以及最優化的方法和流程，高質量、高效率的完成設計，已經成為系統廠商和設計工程師不得不面對的問題。

熱點：從信號完整性向電源完整性轉移

談到高速設計，人們首先想到的就是信號完整性問題。信號完整性主要是指信號在信號線上傳輸的質量，當電路中信號能以要求的時序、持續時間和電壓幅度到達接收晶片管腳時，該電路就有很好的信號完整性。當信號不能正常響應或者信號質量不能使系統長期穩定工作時，就出現了信號完整性問題，信號完整性主要表現在延遲、反射、串擾、時序、振蕩等幾個方面。一般認為，當系統工作在50MHz時，就會產生信號完整性問題，而隨著系統和器件頻率的不斷攀升，信號完整性的問題也就愈發突出。元器件和PCB板的參數、元器件在PCB板上的布局、高速信號的布線等這些問題都會引起信號完整性問題，導致系統工作不穩定，甚至完全不能正常工作。

信號完整性技術經過幾十年的發展，其理論和分析方法都已經較為成熟。對於信號完整性問題，陳蘭兵認為，信號完整性不是某個人的問題，它涉及到設計鏈的每一個環節，不但系統設計工程師、硬體工程師、PCB工程師要考慮，甚至在製造時也不能忽視。解決信號完整性問題，必須藉助先進的仿真工具，如Cadence的SPECCTRAQuest就是不錯的仿真工具，利用它可以在設計前期進行建模、仿真，從而形成約束規則指導後期的布局布線，提高設計效率。隨著Cadence 在今年6月推出的專門針對千兆赫信號的仿真器MGH——它是業界首個可以在幾秒之內完成數萬BIT千兆赫信號的仿真器——信號完整性技術更臻完善。

相對於信號完整性，電源完整性是一種較新的技術，它被認為是高速高密度PCB設計目前最大的挑戰之一。電源完整性是指在高速系統中，電源傳輸系統（PDS power deliver system）在不同頻率上，阻抗特性不同，使PCB板上電源層與地層間的電壓在電路板的各處不盡相同，從而造成供電不連續，產生電源噪聲，使晶片不能正常工作；同時由於高頻輻射，電源完整性問題還會帶來EMC/EMI問題。如果不能很好地解決電源完整性問題，會嚴重影響系統的正常工作。

通常，電源完整性問題主要通過兩個途徑來解決：優化電路板的疊層設計及布局布線，以及增加退耦電容。退耦電容在系統頻率小於300 ~ 400MHz時，可以起到抑止頻率、濾波和阻抗控制的作用，在恰當的位置放置合適的退耦電容有助於減小系統電源完整性的問題。但是當系統頻率更高時，退耦電容的作用很小。在這種情況下，只有通過優化電路板的層間距設計以及布局布線或者其他的降低電源、地噪聲的方法（如適當匹配降低電源傳輸系統的反射問題）等來解決電源完整性問題，同時抑止EMC/EMI。

對於信號完整性和電源完整性之間的關係，陳蘭兵認為：「信號完整性是時域的概念，比較好理解，而電源完整性卻是頻域的概念，難度比信號完整性大，但在某些方面和信號完整性又有相通之處。電源完整性對工程師的技能要求更高，對於高速設計而言，是一個新的挑戰。它不但涉及到板級，同時涉及到晶片和封裝級。建議從事高速電路板設計的工程師在解決了信號完整性的基礎上再做電源完整性。」據介紹，Cadence的電源完整性工具PI已推向市場，並已成功運用到很多客戶的設計中。

通過仿真 「軟」化你的設計

仿真是對把各方面問題都考慮進去的虛擬原型的測試。由於設計越來越複雜，工程師不可能把每一種方案都拿來實施，此時只能藉助先進的仿真代替試驗進行判斷。

今天的系統設計，除了面臨高速高密度電路板所帶來的挑戰外，產品方便麵世的壓力更是使仿真成為系統設計必不可少的手段。設計者希望利用先進的仿真工具，在設計階段即找出問題，從而高效率、高質量地完成系統設計。

傳統的電路板設計，工程師很少藉助仿真的手段。更多的時候是利用上遊晶片廠商提供的參考設計和設計指導規則（即白皮書），結合工程師的實際經驗進行設計，然後將設計生產出來的原型機進行反覆測試試驗、找出問題、修改設計，這樣周而復始，直至問題基本全部解決。即時偶爾採用仿真工具進行設計，也只局限於局部電路。修改電路意味著時間上的延遲，這種延遲在產品方便麵世的壓力下是無法接受的，尤其對於大型系統，一處小小的修改也許需要將整個設計推翻重來，正所謂「牽一髮而動全身」，它給廠商帶來的損失是無法估量的。

產品質量的難以保證、開發周期的不可控、對工程師經驗的過分依賴……這些因素使上述設計方法難以應對越來越複雜的高速高密度PCB設計所帶來的挑戰，因而必須藉助先進的仿真工具加以解決。「上遊晶片廠商給的設計方案是建立在他們自己樣板的基礎上的，而系統廠商的產品和上遊廠商的樣板不可能完全一樣；同時，一個晶片的設計要求可能和另一個的相互矛盾，這時必須通過仿真來確定設計方案。」陳蘭兵說。

      某種意義上講，仿真就是讓軟體在虛擬原型上完成以前需要通過對物理原型的測試才能夠完成的功能評價，是一種更為「軟」化和更加經濟的方案。

然而高速高密度電路板的仿真和傳統的仿真又有所不同。Mentor Graphics公司技術工程師尤立夫介紹：「傳統的仿真是針對原理圖而做的，它只是加激勵，看輸出，由此來判斷功能是否正確；而高速仿真是在功能正確的前提下，看設計的性能如何，它既針對原理圖，同時針對PCB設計。」利用仿真工具，可以判斷哪一個方案更貼近實際需求，在滿足性能要求的基礎上，判斷哪一個的成本更低，在性能設計和系統成本之間找到一個平衡點。尤立夫說：「利用仿真工具，可以判斷系統改進的方向是否正確，為設計指明方向，提高一板成功率，使產品更快走向市場。但是，無論仿真的結果多麼接近測試結果，它都不能代替實際的測試系統。」

測試是對包含所有現實環境因素的系統性能的一種真實判斷，然而仿真卻是對虛擬原型的「測試」，是針對某種特定條件的，沒有一種工具可以將所有現實條件全部考慮進去同時仿真。然而，隨著技術的發展和工具的不斷完善，仿真結果和實際測試結果的逼近度越來越高，對設計的指導意義也越來越大，但同時對工程師也提出了更高的要求——雖然工具越來越易用，但對仿真結果的判斷和改進方法都依賴於工程師的技術水平和理論基礎。

目前在高速PCB仿真中，效果最不理想的是EMC/EMI。這是因為對於高速系統，由於過孔效應的影響，需要對系統進行三維建模才能有效模擬真實環境。然而對於PCB這樣一個龐大且複雜的系統，對其進行三維建模非常困難。據尤立夫介紹，目前主要採用專家檢查的方式，既按照國際通用標準將EMC/EMI問題變換成PCB上布局布線的規則。Cadence 的EMControl就是這樣一個類似於專家系統的規則檢查工具，同時還提供了客戶化的接口，方便客戶編寫適合於本公司的EMC/EMI檢查規則。Mentor Graphics的Quiet Expert可以檢查引起EMI問題的不正確的布線結構，找出問題，並給出導致EMI問題的原因和建議的解決方案。

此外，在三維分析方面，Ansoft、Apsim等公司可以提供專門的工具和方法，並且這些工具可以與Cadence和Mentor Graphics的系統工具配合使用。

效率之選：自動布線與並行設計

原理圖設計不止是把電路「描」進去，還有很多其它要求，原理圖設計工具應該能將這些要求帶到下一個環節，支持自動布線、功能仿真等。

為了找到一條更富效率的設計路徑，解決產品面世時間壓力，將產品快速推向市場，自動布線和並行設計技術應運而生。

      「如果能很好地利用自動布線技術，可以減少畫板時間，將PCB的設計效率提高一倍以上。」 陳蘭兵介紹。然而要想實現自動布線，必須藉助電氣化的規則管理器，將系統設計工程師和硬體設計工程師對電路的設計要求傳遞給PCB工程師。

對於早期較為簡單的系統，通常的做法是硬體工程師把設計要求一條條手寫下來，告訴PCB設計工程師如何去做。但對於複雜的系統，面對成千上萬的連線、無數的要求，硬體工程師無法將這些規則一一記錄下來，PCB設計工程師更無法一條條去檢查和實施。這時，就需要電氣化的規則管理器將各種設計要求管理起來，硬體工程師和PCB設計工程師可以在同一個規則管理器的基礎上協同工作。Cadence公司的規則管理器Constrain Management（簡稱CM）已被無縫地集成到其原理圖設計工具和PCB設計工具中，硬體工程師在原理圖設計完成後，其設計要求（電氣性能、DFT、DFM規則等）就被CM自動帶到下一個環節，系統根據這些規則進行自動布線。因此自動布線是建立在約束規則驅動基礎上的自動布線，但同時必須有一個能很好理解和完成這些約束規則的布線器，Cadence的Specctra能使兩者很好地達到統一。

對於自動布線技術，陳蘭兵建議，「如果一個公司技術沒有掌握好，信號完整性問題不能很好解決，建議不要採用自動布線。因為如果不能定義很好的規則，將無法正確驅動自動布線。」無論工具如何發達，計算機都不可能完全取代人的大腦行為，因而也就不可能有100％的自動布線。前面我們所說的自動布線其實是一種交互式的自動布線，需要人的參與：自動布線以前有些規則還需要手工進一步確定；自動布線完成以後需要工程師驗證和修改。

對於傳統的、較為低速的系統設計，很多工程師可能都有過這樣的經驗，用Cadence的OrCAD畫原理圖，再用Mentor的PowerPCB做布局布線。但陳蘭兵認為，這種方法在高速設計領域不再適合。「數據在不同廠商的工具之間不能實現完全轉換，例如：傳統的讀網表的方法，不可能把原理圖中的一些電氣屬性和要求帶到PCB設計中，因而不適合高速設計。」

除自動布線，對大型系統，並行設計也是提高設計效率的有效途徑。並行設計即協同設計，就是將一塊電路板分割成幾部分，由幾個人同時進行設計。據尤立夫介紹，目前Mentor Graphics的工具在並行設計方面已經可以做到，如果將一臺機器上的設計存檔後，另一臺機器立刻可以看見，並且兩邊的連線可以自動連到一起，這樣可以減輕不同設計之間整合的任務。尤立夫說：「到今年晚些時候，Mentor Graphics公司完全動態的並行設計工具extremePCB就可以推向市場，到時候，工程師就可以像聯網打CS一樣進行完全實時的並行設計，即彼此的設計可以實時被對方看見，這樣可以方便異地工程師之間的合作。」對於並行設計，陳蘭兵認為，它不但需要好的設計工具，更需要好的設計方法。他建議，並行設計不要分得太細、太廣，2~3人比較合理，否則思路太分散，反而不利於設計。據悉，Cadence的並行設計工具也將在下一版本中推出。

超越PCB：高速問題的系統級考慮

當系統從幾百兆發展到數十吉時，晶片設計、封裝設計、系統設計已經不可能再分開考慮。對於高端產品，在設計晶片時，就應該考慮封裝設計和系統設計。

在去除軟體本身的問題之後，如何精簡流程，從流程上減少工程師的失誤，使工程師把更多的精力投入到設計之中，使產品儘快進入市場，也已經成為EDA廠商正在考慮的內容。

通常，一個系統上的連接線，始於晶片（Silicon）的I/O，經過封裝（Package）的bump和substrate，到達封裝的pin，然後經過PCB，到另一封裝的pin、substrate、bump和晶片的I/O。晶片、封裝、電路板，這是三個不同的領域，以前的工程師在設計的時候不會去綜合考慮，也無從知道其他工程師的想法。但是隨著設計頻率的提高、晶片面積的減小、設計周期的縮短，廠商在做晶片設計時就應該考慮到封裝設計和PCB設計，使三者有效地結合起來。陳蘭兵認為，「這時無論從信號完整性上來說，還是從設計周期上來說，我們都應該同時考慮Silicon-Package-Board的設計，並協調它們之間的互相聯繫。比如說，有時在PCB中會有很難解決的時序問題，在Package中卻可以很容易地解決。」

Cadence作為系統級流程設計的積極倡導者，其Allegro平臺即涵蓋了板級設計和封裝級設計，並可以和Cadence的其它幾個晶片設計平臺串接起來，形成完整的設計鏈，實現數據的有效交換和溝通。此外，Cadence的VSIC（Virtual System InterConnect）設計方法是一種新的Silicon-Package-Board 協同設計方法，它使得工程師在設計早期就可以考慮整個系統引起的時序或是信號完整性的問題，解決了千兆赫信號設計的一大瓶頸。

      Allegro DesignWorkbench 則是和MatrixOne聯合推出的電子設計領域第一個PLM（Product Lifecycle Management）產品，保證了工程師在合適的時間、合適的地點，選取最合適的器件。「它肯定會對現有的設計流程帶來深遠的影響，可能會縮短工程師50%的設計周期」， 陳蘭兵介紹說。

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