高介電常數柵電介質/金屬柵極的FA CMP技術

高介電常數柵電介質/金屬柵極的FA CMP技術

秩名 發表於 2012-05-04 17:11:51

　　高介電常數柵電介質和金屬柵極技術(以下簡稱HKMG)使摩爾定律在45/32納米節點得以延續。目前的HKMG工藝有兩種主流整合方案，分別是「先柵極」和「後柵極」。「後柵極」又稱為可替換柵極(以下簡稱RMG)，使用該工藝時高介電常數柵電介質無需經過高溫步驟，所以VT偏移很小，晶片的可靠性更高。因此業界在製造高性能晶片時更傾向於選擇RMG工藝。然而，RMG工藝流程涉及更多的工藝步驟，面臨更多的工藝難關和設計限制。難關之一就是平坦度極難達標。

　　典型的RMG工藝流程依次包括(圖1)：臨時多晶矽柵極結構的形成，第一層間電介質(ILD0)氧化矽的沉積，ILD0化學機械研磨直至臨時多晶矽柵極完全曝露，刻蝕去除多晶矽柵極，功函數材料的澱積，金屬鋁的沉積，以及金屬鋁的化學機械研磨。作為RMG工藝流程步驟之一，ILD0化學機械研磨對於HKMG結構的順利形成至關重要。

　　

 

　　由於柵極結構對尺寸控制要求非常嚴格(WIW和WID)，如果缺少嚴格控制最終研磨厚度的工藝手段，將會帶來一系列的工藝整合問題，比如：柵極電阻波動，柵極填充不足，源/漏極曝露等等。這些問題最終都會損害晶片性能。為了確保晶片的優良性能和可靠性，製造工藝必須嚴格控制WIW、WID以及WTW的厚度差異。

　　應用材料公司已經成功研發出一套在Reflexion? LK機臺上實現的三步化學機械研磨工藝，以解決ILD0化學機械研磨過程中的WIW、WID和WTW厚度控制問題。第一步(P1)，研磨移除大部分的ILD0電介質材料;第二步(P2)，採用FA繼續研磨，接觸到柵極區域氮化矽層後停止;第三步(P3)，柵極區域的氮化矽層被徹底磨掉，多晶矽柵極完全曝露。圖2演示了在ILD0化學機械研磨過程中，溝槽區氧化矽研磨去除的全過程。

　　

 

　　實驗細節

　　應用材料公司的Reflexion? LK研磨機臺包括一個FA研磨盤和兩個標準的旋轉式研磨漿研磨盤，使用可以控制5個獨立區域壓力的Titan ContourTM研磨頭(圖3)。FA研磨盤配有3M公司生產的SlurryFreeTM 固結磨料捲軸和SlurryFree P6900基底研磨墊。研磨漿研磨盤配有Dow Chemical公司生產的IC1010TM研磨墊和3M公司生產的研磨墊修復刷。P1使用Cabot公司生產的Semi-SperseR SS-12氧化矽研磨漿;P2使用FA研磨液;P3使用專用的研磨漿。

　　

 

　　本文將統一使用一種簡化的柵極結構(圖4)以評估不同工藝的表現。柵極區域結構從上到下依次為：氧化矽/氮化矽/多晶矽/柵極氧化物/單晶矽，「溝槽」特指柵極與柵極之間的區域(結構為：氧化矽/單晶矽)。在尺寸大於50微米的測量區，薄膜厚度的測量使用Nanometrics公司的NanoTM 9010b。而對柵極尺寸小於100納米的測量點，則需要通過掃描電子顯微鏡(SEM)進行縱切面觀測。本文中，一部分樣品通過機械劈裂的方式獲得晶圓縱切面;另一部分樣品使用聚焦離子束(FIB)局部切割晶圓露出縱切面。

　　

 

　　結果與討論

　　P3需要無選擇性的研磨漿

　　因為P3之後的平坦度要求非常嚴格，P3的研磨傾向於使用無選擇性研磨漿。該研磨漿在氮化矽、氧化矽和多晶矽上都有可觀的磨率。首先，氮化矽的磨率必需足夠高才能保證多晶矽柵極完全曝露。如果氧化矽的研磨率顯著低於氮化矽和多晶矽，則可能導致溝槽區域明顯凸起，並隨著過度研磨而惡化。如果多晶矽的研磨率顯著低於氮化矽和氧化矽，那麼柵極和溝槽之間的高度差會對研磨不足或過度研磨非常敏感。使用無選擇性的研磨漿將會減少由於P3研磨時間不同造成的柵極和溝槽之間的高度差變化。

　　P2 FA工藝可以降低P3之後溝槽氧化矽的WID厚度差異

　　FA工藝已被廣泛應用於直接研磨淺溝槽隔離(STI)。FA可以選擇性的停在氮化矽表面，並展現出優異的研磨平坦度和低的凹缺陷。與STI類似，ILD0的研磨也包括停在氮化矽表面的步驟。這種極低氮化矽損失和極低氧化矽凹缺陷的工藝特點使得FA成為ILD0研磨工藝中WIW和WID厚度控制的關鍵。在柵極密集區，由於特徵尺寸很小，不論使用FA工藝還是高選擇性的研磨漿(HSS)研磨工藝，凹缺陷一般都比較低(圖5)。然而在外圍區域，特徵尺寸可能達到50微米以上，HSS研磨工藝一般都會產生明顯的凹缺陷(>200?)，而FA研磨工藝仍能保持低凹缺陷(<50?)。

　　因此，對比FA工藝和HSS工藝研磨後的溝槽氧化矽WID厚度差異，前者明顯低於後者。由於P3使用無選擇性的研磨漿，P2之後的高凹缺陷就會直接導致P3之後的溝槽氧化矽WID厚度差異也很高(圖5)。從晶圓縱切面的SEM照片中可以清楚的看出P3之後的WID厚度差異。

　　

 

　　FA優異的平坦度和凹缺陷表現

　　與HSS工藝相比，FA工藝能夠明顯降低溝槽氧化矽的WID厚度差異和凹缺陷，尤其在大特徵尺寸區域。與此同時，FA過度研磨不會顯著降低WIW和WID表現(圖7)。圖6對比了FA和HSS工藝在不同特徵尺寸下的凹缺陷表現。當特徵尺寸達到50微米時，凹缺陷的表現就會有明顯差異。FA優異的凹缺陷表現使其成為RMG ILD0化學機械研磨工藝的關鍵步驟。

　　

 

　　

 

　　P2對於P3工藝的影響

　　圖8-11中，所有SEM照片的拍攝角度均為45度。晶圓縱切面通過FIB切割方式獲得。所有的照片使用相同的比例尺。圖8比較了P2用HSS工藝研磨後的柵極密集區和200×200微米測量點的溝槽氧化矽厚度。柵極密集區和大尺寸測量區的厚度明顯不同，表明存在顯著的WID差異。P3的無選擇性研磨漿工藝將很難修復P2造成的WID差異。如圖9所示，如果P2使用HSS工藝，柵極密集區和大尺寸測量區的溝槽氧化矽厚度差異在P3之後仍然會很高。

　　相對於HSS，FA研磨後的WID厚度差很小。圖10顯示溝槽氧化矽在密集區和大尺寸測量區的厚度非常接近。這種低WID差異會被進一步保留至無選擇性的P3之後(圖11)。上述對比顯示，FA有能力解決線路密度和尺寸不同造成的平坦度挑戰，從而減少晶片設計規則中對於線路密度的限制。

　　

 

　　

 

　　

 

　　

 

　　用FullVision控制多晶矽厚度

　　持續穩定的多晶矽厚度控制是通過FullVision實時終點控制系統來實現的。該系統的可靠性和可重複性已在實際生產中得到證明。圖12顯示出FullVision終點控制系統的強大功能。在圖12中，晶圓A和B都使用標準P3工藝研磨，並利用FullVision控制研磨終點;晶圓C和D的P3磨率低於標準磨率10%;晶圓C通過FullVision控制研磨終點，而晶圓D的研磨時間與晶圓A和B的研磨時間相同。上述四片晶圓的P1和P2研磨條件完全相同。

　　FullVision自動調整晶圓C的研磨時間來補償P3磨率的下降。因此，晶圓A、B和C在P3之後的柵極多晶矽厚度差異小於5?。由於晶圓D沒有使用FullVision終點偵測控制系統，而是使用與晶圓A相同的研磨時間進行研磨，因此晶圓D在P3之後的柵極多晶矽厚度與標準工藝條件的平均厚度相差高達25?。

　　

 

　　使用無選擇性的P3研磨漿會使工藝本身對P3磨率隨研磨墊壽命的偏移以及上遊步驟工藝的變化(比如氮化矽厚度改變，P2過度研磨程度等)非常敏感。FullVision可以通過自動調節研磨時間來應對生產過程中各種無法預測的偏移，從而確保穩定的WTW表現。

　　無論是在柵極密集區還是在大尺寸測量區，圖13中的SEM縱切面圖片都展示出均一的表面形貌。

　　

 

　　結論

　　良好的WID、WIW和WTW厚度控制是製造基於HKMG技術的高性能邏輯晶片的關鍵。ILD0化學機械研磨工藝利用FA對不同尺寸大小和密度的晶片結構均提供優異的表面形貌和平坦度控制，並且通過使用FullVision實時終點控制系統進一步確保穩定的WTW厚度控制。

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