基於CPLD器件的單穩態脈衝展寬電路的設計

2021-01-13 電子產品世界

　　在數字電路設計中，當需要將一輸入的窄脈衝信號展寬成具有一定寬度和精度的寬脈衝信號時，往往很快就想到利用54HC123或54HC4538等單穩態集成電路。這一方面是因為這種專用單穩態集成電路簡單、方便；另一方面是因為對輸出的寬脈衝信號的寬度、精度和溫度穩定性的要求不是很高。當對輸出的寬脈衝信號的寬度、精度和溫度穩定性的要求較高時，採用常規的單穩態集成電路可能就比較困難了。眾所周知，專用單穩態集成電路中的寬度定時元件R、C是隨溫度、溼度等因素變化而變化的，在對其進行溫度補償時，調試過程相當繁瑣，而且，電路工作的可靠性亦不高。對於從事數字電路設計工作的人員來說，最頭痛和最擔心的，恐怕就是對單穩態電路的設計和調試了。

　　隨著電子技術特別是數字集成電路技術的迅猛發展，市面上出現了FPGA、CPLD等大規模數字集成電路，並且其工作速度和產品質量不斷提高。利用大規模數字集成電路實現常規的單穩態集成電路所實現的功能，容易滿足寬度、精度和溫度穩定性方面的要求，而且實現起來容易得多。下面，筆者就如何在大規模數字集成電路中將輸入的窄脈衝信號展寬成具有一定寬度和精度的寬脈衝信號做一詳細介紹。

　　1 基於CPLD器件的單穩態脈衝展寬電路

　　在眾多的CPLD器件中，Lattice公司在GAL基礎上利用isp技術開發出了一系列ispLSI在線可編程邏輯器件(以下簡稱isp器件)，其原理和特點在許多雜誌上早有報導，而且國內已有相當多的電路設計人員非常熟悉。Lattice公司的isp器件給筆者印象最深的是其工作的可靠性比較高。圖1即是一種將輸入的窄脈衝信號展寬成具有一定寬度和精度的寬脈衝信號的電路原理圖。

　　圖中，TR為輸入的窄脈衝雷達信號；CP為輸入的系統時鐘脈衝信號；Q即是單穩態脈衝展寬電路輸出的寬脈衝信號。圖中的單元電路符號D1既是展寬脈衝的前沿產生電路，又是展寬脈衝寬度形成電路；D2、D3是二進位計數器，主要用作展寬脈衝的寬度控制電路。根據對脈衝寬度的不同要求，可以採用不同位數的二進位或其它進位的計數器 (這裡，脈衝寬度的設計值是3.2μs，而CP脈衝的周期值是0.1μs)；D4是展寬脈衝後沿產生電路，當計數器D3的進位輸出端NQ為＂高＂，且CP脈衝的上升沿到達時，D4輸出端輸出一正向脈衝信號，經D5送至D1的CD"清零"端，從而結束了一個窄脈衝信號的展寬過程，從D1的Q輸出端輸出一完整的展寬脈衝信號。同時，D5的輸出信號還送至D2、D3的CD"清零"端，將其"清零"後，等待下一個窄脈衝的到來。從圖1所示的電路原理圖中可以看到，通常可以將D3的進位輸出信號NQ直接送入D5輸入端，作為D1、D2、D3的"清零" 脈衝信號。

　　但從圖2所示的時序仿真波形中可以看到，D3的進位輸出NQ波形中，除有正常的進位脈衝信號輸出外，在其前面還有寬度和數量不等的幹擾窄脈衝。如果將NQ脈衝經D5後直接作為D1的"清零"信號，則展寬脈衝的寬度將受幹擾窄脈衝的影響而不穩定，因為isp器件中觸發器的"清零"操作過程是異步進行的。採用D4後，只有與計數時鐘脈衝具有同步關係的那個進位脈衝，才能在D4的輸出端形成"清零"脈衝。這樣就完全排除了那些幹擾窄脈衝的影響，從而保證了展寬脈衝寬度的穩定性和準確性。圖2是這種脈衝展寬的時序仿真波形圖。所用的器件是Lattice公司的ispLSI1032/883-64PIN的PGA封裝器件。


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