微電子所在新型FinFET器件工藝研究中取得突破

　　近日，中國科學院微電子研究所集成電路先導工藝研發中心在下一代新型FinFET邏輯器件工藝研究中取得新進展。

　　隨著主流FinFET器件工藝的持續微縮，其在柵控與性能提升上面臨越來越大的技術挑戰。微電子所研究員殷華湘課題組相繼提出S-FinFET、後柵納米線及體矽絕緣Fin-on-insulator（FOI）FinFET等創新技術（圖1-3），探索採用新型器件結構來突破未來主流集成電路工藝微縮限制的可能技術方法。然而這些新器件結構雖然柵控更為優秀卻面臨性能不足，弱於主流FinFET工藝的巨大挑戰。針對這些挑戰，研究小組利用低溫低阻NiPt矽化物在新型FOI FinFET上實現了全金屬化源漏（MSD），顯著降低源漏寄生電阻，從而將N/PMOS器件性能提高大約30倍，使得驅動性能達到了國際先進水平。基於該研究成果的論文FOI FinFET with Ultra-low Parasitic Resistance Enabled by Fully Metallic Source and Drain Formation on Isolated Bulk-fin（通訊作者：殷華湘、張青竹，Session 17.3）被2016年IEEE國際電子器件大會（IEDM）接收，並在IEDM的關鍵分會場之一——矽基先導CMOS 工藝和製造技術（PMT）上由第一作者張青竹作了學術報告。約700名來自全球集成電路邏輯器件與工藝技術領域的知名專家聆聽了該報告，報告內容得到IBM、意法半導體和海思半導體等國際知名主流集成電路公司的熱切關注，並在會後進行了充分的交流。該技術成果同時得到IBM公司主管先進集成電路技術研發的經理H. Bu的高度評價和充分認可，意法半導體的高級技術專家P. Morin也高度讚揚該文所提出的技術方案。

　　當前主流FinFET（Tri-gate）器件工藝是16/14nm以及10nm節點集成電路製造的關鍵技術。預計在7-5nm及以下技術代漏電流控制和源漏寄生電阻問題上面臨嚴重的技術挑戰。SOI器件具有天然的介質隔離，漏電流和寄生電容更小、速度快，但是面臨高昂的襯底成本和驅動性能差等難題。兼容主流體矽FinFET工藝，通過體矽襯底形成介質隔離的類SOI器件，即FOI FinFET已經成為重要的研究方向，但是該類器件由於介質隔離的矽fin更小，源漏寄生電阻已經成為限制其驅動性能最大的制約因素。採用基於低溫低阻NiPt矽化物的全金屬化源漏在介質隔離上可以有效消除常規體fin上的漏電影響，並大幅降低源漏寄生電阻，使實際物理柵長為20nm的FOI FinFET的源漏接觸電阻和方塊電阻分別減小10倍和1.1倍，從而將N/P型FOI FinFET器件性能提高大約30倍，並且維持新結構的優異短溝道抑制特性。此外，由NiPt全金屬源漏與Si界面的晶格失配在溝道中產生了附加張應力，有效地增強了電子遷移率，為N型 FOI FinFET的溝道遷移率增強技術提供新的集成方案。同時通過肖特基源漏（SBSD）技術使源漏寄生電阻進一步降低，有效地提升了P型 FOI FinFET器件驅動性能（大於50%）。研究結果表明，全金屬化源漏FOI FinFET相比類似工藝的常規FinFET漏電降低1個數量級，驅動電流增大2倍，驅動性能在低電源電壓下達到國際先進水平。由於替代了傳統的源漏SiGe外延技術，與極小pitch的大規模FinFET器件的兼容性更好，有助於降低製造成本，提高良品率，具有很高的技術價值。