電路功能與優勢
圖1所示電路是基於超高動態範圍差分放大器驅動器ADL5565和11位、200 MSPS四通道中頻接收機AD6657A的65 MHz帶寬接收機前端。
四階巴特沃茲抗混疊濾波器基於放大器和中頻接收機的性能和接口要求而優化。由濾波器網絡和其他阻性元件引起的總插入損耗僅為2.0 dB。總體電路帶寬為65 MHz，低通濾波器在190 MHz下具有1 dB帶寬，在210 MHz下具有3 dB帶寬。通帶平坦度為1dB。
該電路專為處理以140 MHz為中心、採樣速率為184.32 MSPS的65 MHz帶寬中頻信號而優化。在65 MHz頻段內採用140 MHz模擬輸入測得的SNR和SFDR分別為70.1 dBFS和80.9 dBc。
圖1：四通道中頻接收機前端的單通道（原理示意圖：未顯示所有連接和去耦）增益、損耗和信號電平10 MHz下測得值
電路描述
圖1所示電路接受單端輸入並使用寬帶寬(3 GHz) M/A-COM ECT1-1-13M 1:1變壓器將其轉換為差分信號。 ADL5565 6.0 GHz差分放大器採用6 dB增益工作時具有200 Ω的差分輸入阻抗，採用12 dB增益工作時為100 Ω，採用15.5 dB增益工作時為67 Ω。
ADL5565是 AD6657A的理想驅動器，通過低通濾波器可在ADC中實現全差分架構，提供良好的高頻共模抑制，同時將二階失真產物降至最低。 ADL5565根據輸入連接提供6 dB、12 dB和15.5 dB的增益。此電路中，使用6 dB增益補償濾波器網絡和變壓器（約2.1 dB）的插入損耗，從而提供4.0 dB的總信號增益。增益還有助於將放大器的噪聲影響降至最低。
AD6657A是一款四通道中頻接收機，其中將每個ADC輸出從內部連接到數字噪聲整形再量化器(NSR)模塊。集成NSR電路能夠提高奈奎斯特帶寬內較小頻段的信噪比(SNR)性能。
可以對NSR模塊進行編程，以提供採樣速率22%、33%或36%的帶寬。對於本電路筆記內採用的數據，採樣速率為184.32 MSPS，且以下NSR設置適用：
NSR帶寬 = 36%
調諧字(TW) = 12
左頻帶邊緣 = 11.06 MHz（輸入 = 173.26 MHz）
中心頻率 = 44.24 MHz（輸入 = 140.08 MHz）
右頻帶邊緣 = 77.41 MHz（輸入 = 106.91 MHz）
NSR模塊的詳細工作原理請參見 AD6657A數據手冊。
抗混疊濾波器是採用標準濾波器設計程序（本例中是Agilent ADS）設計的四階巴特沃茲低通濾波器。選擇巴特沃茲濾波器是因為它具有平坦響應。四階濾波器產生1.03的交流噪聲帶寬比。其他濾波器設計程序可從Nuhertz Technologies (http://www.nuhertz.com/filter)或Quite Universal Circuit Simulator (Qucs) Simulation (http://www.qucs.sourceforge.net)獲得。
為了實現最佳性能，ADL5565應載入至少200 Ω的淨差分負載。20 Ω串聯電阻將濾波器電容與放大器輸出隔離開，當加入下遊阻抗時可產生249 Ω的淨負載阻抗。
15 Ω電阻與ADC輸入串聯，將內部開關瞬變與濾波器和放大器隔離開。110 Ω電阻與ADC並聯，用於降低ADC的輸入阻抗，使性能更具可預測性。
AD6657A的差分輸入阻抗與2.2 pF並聯，約為2.4 kΩ。對於該類型的開關電容輸入ADC，實部與虛部與輸入頻率成函數關係；詳細分析請參見應用筆記AN-742。
四階巴特沃茲濾波器採用50 Ω的源阻抗、209 Ω的負載阻抗和190 MHz的3 dB帶寬設計而成。濾波器的最終電路值如圖1所示。從濾波器程序生成的值如圖2所示。為濾波器無源元件選擇的值是最接近程序生成值的標準值。ADC的內部2.2 pF電容用作濾波器設計的最終分流電容。
從本設計可以看出，最佳性能的獲得有時可以是迭代過程。濾波器程序設計值非常接近最終值，但由於存在一些板寄生電容，濾波器最終值略有不同。圖3顯示了濾波器的最終設計值。
圖2. 四階差分巴特沃茲濾波器的濾波器程序初始設計，ZS = 50 Ω，ZL = 209 Ω，FC = 190
圖3. 四階差分巴特沃茲濾波器的最終設計值，ZS = 50 Ω，ZL = 209 Ω，FC = 190 MHz
表1總結了系統的測量性能，其中3 dB帶寬為210 MHz。網絡的總插入損耗約為2 dB。圖4所示為最終濾波器電路的帶寬響應，圖5所示為SNR和SFDR性能。
表1. 電路的測定性能
圖4. 通帶平坦度性能與輸入頻率的關係
圖5. SNR/SFDR性能與輸入頻率的關係
濾波器和接口設計程序
本節介紹放大器/ADC與濾波器接口設計的常用方法。為了實現最佳性能（帶寬、SNR、SFDR等），放大器和ADC應對一般電路形成某些設計限制：
放大器應參考數據手冊推薦的正確直流負載，以獲得最佳性能。
放大器與濾波器的負載間必須使用正確數量的串聯電阻。這是為了防止通帶內的不良信號尖峰。
ADC的輸入應通過外部並聯電阻降低，並使用正確串聯電阻將ADC與濾波器隔離開。此串聯電阻也會減少信號尖峰。
此設計方法傾向於利用大多數高速ADC的相對較高輸入阻抗和驅動源的相對較低阻抗，將濾波器的插入損耗降至最低。
設計程序的詳情請參見電路筆記 CN-0227 和 CN-0238。
電路優化技術和權衡
本接口電路內的參數具有高互動性；因此優化電路的所有關鍵規格（帶寬、帶寬平坦度、SNR、SFDR、增益等）幾乎不可能。不過，通過變更RA和RKB，可以最大程度地減少通常發生於帶寬響應內的信號尖峰。
ADC輸入端的串聯電阻(RKB)應選擇為儘量減少任何殘餘電荷注入（從ADC內部採樣電容）造成的失真。增加此電阻也傾向減少帶內的信號尖峰。
不過，增加RKB會增加信號衰減，因此放大器必須驅動更大信號才能填充ADC的輸入範圍。
優化通帶平坦度的另一方法是略微變更濾波器分流電容。
ADC輸入端接電阻(2RTADC)通常應選擇為使淨ADC輸入阻抗介於200 Ω和400 Ω之間。降低該電阻可減少ADC輸入電容的效應並穩定濾波器設計，但會增加電路的插入損耗。提高該值也會減少信號尖峰。
上述因素的權衡可能有些困難。本設計中，每個參數權重相等；因此所選值代表了所有設計特徵的接口性能。某些設計中，可根據系統要求選擇不同值，以優化SFDR、SNR或輸入驅動電平。
本設計中的SFDR性能取決於兩個因素：放大器和ADC接口元件值，如圖1所示。表1和圖5所示的最終SFDR性能數字是在優化濾波器設計後獲得的，考慮了用於濾波器設計的板寄生電容和非理想元件。
該特定設計中可以權衡的另一因素是ADC滿量程設置。對於採用本設計獲得的數據，滿量程ADC差分輸入電壓設置為1.75 V p-p，它可以優化SFDR。將滿量程輸入範圍更改為2.0 V p-p可稍稍改善SNR，但SFDR性能會略微降低。沿相反方向將滿量程輸入範圍更改為1.5 V p-p可稍稍改善SFDR，但SNR性能會略微降低。
請注意，本設計中的信號與0.1 µF電容進行交流耦合，以阻擋放大器、其端接電阻和ADC輸入之間的共模電壓。共模電壓的詳情請參見AD6657A數據手冊。
無源元件和PCB寄生考慮因素
該電路或任何高速電路的性能都高度依賴於適當的PCB布局，包括但不限於電源旁路、受控阻抗線路（如需要）、元件布局、信號布線以及電源層和接地層。高速ADC和放大器PCB布局的詳情請參見教程MT-031和MT-101。
低寄生表面貼裝電容、電感和電阻應用於濾波器內的無源元件。所選電感來自Coilcraft 0603CS系列。濾波器所用表面貼裝電容的穩定性和精度是5%、C0G、0402型。
系統的完整文檔請參見CN-0259設計支持包(CN0259-DesignSupport)。
常見變化
針對需要更少帶寬和更低功耗的應用，可使用ADL5562差分放大器。 ADL5562的帶寬為3.3 GHz。如需更低的功耗和帶寬，還可使用 ADA4950-1。該器件的帶寬為1 GHz，僅使用10 mA的電流。
電路評估與測試
此電路使用經過修改的EVAL-CN0259-HSCZ電路板和HSC-ADC-EVALCZ FPGA數據採集板。這兩片板具有對接高速連接器，可以快速完成設置並評估電路性能。經過修改的AD6657AEBZ板包含依照本筆記所述進行評估的電路，HSC-ADC-EVALCZ數據採集板配合Visual Analog評估軟體和SPI控制器軟體使用，以正確控制ADC並採集數據。AD6657AEBZ板的原理圖、BOM和布局請參見用戶指南UG-232。CN-0259設計支持包中的「readme.txt」文件(www.analog.com/CN0259- DesignSupport)說明了對標準AD6657AEBZ板做出的修改。應用筆記AN-835詳細說明了如何設置硬體和軟體，以運行本電路筆記所述的測試。