標準CMOS工藝集成肖特基二極體設計與實現

為了使串聯電阻有效的降低，特別在肖特基版圖中採用交織的方法。通過對實測所設計的肖特基二極體，以所測得的C-V、I-V及S參數對肖特基二極體的勢壘電壓、飽和電流及反向擊穿電壓繼續擰計算，最後給出能夠用於SPICE仿真的模型設計。

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0 引言

隨著射頻無線通信事業的發展和移動通訊技術的進步，射頻微波器件的性能與速度成為人們關注的重點，市場對其的需求也日益增多。目前，CMOS工藝是數字集成電路設計的主要工藝選擇，對於模擬與射頻集成電路來說，選擇的途徑有多種，例如Si雙極工藝、GaAs工藝、CMOS工藝等，在設計中，性能、價格是主要的參考依據。除此以外，工藝的成熟度及集成度也是重要的考慮範疇。

1.概述

對於射頻集成電路而言，產品的設計周期與上市時間的縮短都是依賴仿真精確預測電路性能的設計環境的功能。為了使設計環境體現出高效率，精確的器件模型與互聯模型是必須要具備的，在設計工具中非常重要，對於射頻與模擬技術，器件模型決定了仿真的精度。

採用CMOS工藝，在射頻集成電路上的應用時間還補償，也使得在一些模型方面還不完善。對於射頻CMOS集成電路而言，對其影響最大的是寄生參數，在低頻環境下，由於對這些寄生參數的忽視，往往使電路的高頻性能受到影響。

肖特基二極體具有自身獨特的優勢，例如快速開關速度和低正向壓降。由於這些優異的高頻性能，他們有被廣泛應用在開機檢測離子和微波網絡電路中。肖特基二極體通常製作的款式包括n型或p型半導體金屬材料，如砷GaAs和SiC.正向偏置的肖特基二極體的性能是由多數載流子器件，少數載流子主要是確定這些p型或n型二極體的屬性。為了改善高頻性能和集成電路的電源電壓減小到現代集成電路，集成的肖特基二極體是很重要的。但可以用於集成肖特基二極體的過程常常是沒有現成的，不能和CMOS電路單片集成。以往根據其設計，在標準CMOS工藝基礎上製造出肖特基二極體。在本文中，主要針對集成肖特基二極體的設計及實現進行描述，並且基於成本考慮，該標準CMOS工藝基礎上肖特基二極體生產工藝不需要任何修改。所測量的結果也符合要求，在SPICE仿真模型中得到驗證。

2.CMOS工藝技術

近幾十年，因為CMOS技術的發展，也使得在製造射頻集成電路時，採用CMOS技術得以實現。但是，因為CMOS製造工藝通常是以數字電路作為導向。面向數字電路設計的CMOS首先由晶片代工廠研發出來，注重功率耗散與時速。

在數字CMOS工藝快速發展成熟以後，在其基礎上，通過修改製程與添加掩膜層實現信號的混合及模擬射頻CMOS工藝。傳統CMOS工藝包含BJTs、MOSFETs以及各種電阻，如擴散電阻、多晶矽電阻及N阱電阻。但是，對於CMOS工藝而言，還應該涵蓋各種高頻無源器件，例如變容二極體、MIM電容、高Q值電桿及變壓器等。

同樣，作為肖特基二極體來說，也是CMOS工藝技術的重要環節。例如，需要額外高能離子注入形成深注入N阱降低程度耦合與噪聲係數。

需要注意的是，儘管射頻CMOS工藝是基於數字CMOS工藝而來，但其不僅僅是添加幾層掩膜來實現高頻無源器件，對於器件的性能而言，射頻工藝與數字工藝的優化目標是不同的，在進行改進的時候，也有可能與傳統的CMOS工藝發生衝突。

3.肖特基二極體的工作原理

之所以金屬半導體能夠形成對壘，主要原因是由於不同的功函數引起的。將金屬的功函數定義為技術費米能級與真空能級間的能量差，表示一個起始能量與費米能級相等的電子由金屬內部移向真空中所需要的最小能量。該能量需要克服金屬晶格與被拉電子與其它電子間的作用，還有一個作用是用來克服金屬表面存在的偶極矩。因此，功函數的大小在一定程度上可以表述電子在金屬中被束縛的強度。和金屬類似，半導體的功函數也被定義為費米能級與真空能級間的能量差，因為半導體的費米能級通常處于禁帶中，禁帶中一般沒有電子，因此該功函數的定義就可以看做是將電子帶導帶或者價帶移向真空能級需要的平均能量。對於半導體來說，還有一個很重要的參數，就是電子親和能，表示板代替導帶底的電子向外逸出所需要的最小能量。

對於肖特基勢壘的形成而言，假設現有一塊n型半導體和一塊金屬，兩者具有相同的真空電子能級，假設半導體的功函數比金屬的功函數小，同時，假設半導體表面無表面態，那麼其能帶到表面都是平直的。此時，兩者就形成一個統一的電子系統，因為金屬的費米能級比半導體的費米能級低，因此半導體中的電子就會流向金屬，這樣金屬表面就會帶負點，半導體帶正電。所帶電荷在數值上是等同的，因此對於整個系統來說，還是保持電中性，從而提高了半導體的電勢，降低了金屬的電勢。如果電勢發生變化，所有的電子能級及表面電子能級都會隨之變化，使之趨於平衡狀態，半導體和金屬的費米能級在同一水平上時，電子的淨流動不會出現。原來的費米能級的差異被二者之間的電勢差進行補償，半導體的費米能級下降。

4.肖特基二極體的設計和布局

這種設計是基於標準CMOS工藝下，通過MPW在0.35μm工藝中得到實現的。當金屬層直接沉積到低摻雜n型或p型半導體區域，形成一個肖特基二極體。當這兩種材料彼此接觸，由於電勢差的存在就會產生一個勢壘高度，電子必須克服的電流才能流入。低摻雜的半導體上的金屬的陽極和半導體動脈插管，通過歐姆接觸在陰極上。在我們的設計中只使用n型肖特基二極體。跨節的Al-Si肖特基二極體如圖1所示。

在該設計中，沒有出現P+有源區在n阱接觸下接觸材料是鋁面積(等於到dxd)。因此，金屬層將直接連接到低摻雜n阱區。其結果是形成了的Al-Si的肖特基二極體接觸。對於鑄造工藝中需要確定的參數，例如密度、功函數等，只能通過對該區域的肖特基二極體進行控制得以實現，進行二極體的I-V曲線或者其它參數的修改。

根據標準CMOS工藝基礎上的肖特基二極體的布局及設計。首先，為了降低肖特基二極體的串聯電阻，肖特基和歐姆接觸電極之間的距離按照設計規則被設置為最小允許的距離。

其次，採用肖特基二極體布局的方法。交織式的布局為每一個串聯電阻提供了並聯連接的途徑，這是肖特基接觸的優勢所在。

5.所製作的二極體的測定結果

根據MPW,對肖特基二極體的不同部位通過三種交織方法進行標準C M O S工藝下的0.35μm製造，並對測得的結果進行了討論。

5.1 I-V的功能

基於對串聯電阻的考慮，肖特基二極體的IV功能可表示為：

其中A*是有效的理查森常數。

所測量的I-V曲線如圖2所示。

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