Author: Jackie Long
本文介紹一種經典實用的數字二倍頻電路，其電路結構如下圖所示：
它由一個同或門與一個時鐘上升沿有效的D觸發器（連接成翻轉器）組成，其中clk_in為外部輸入時鐘周期信號，clk_out為二倍頻輸出信號，下圖為其輸入輸出波形:
在t0時刻，clk_in為低電平，D觸發器為復位狀態（即Q=0、Q#=1），這樣Q#與clk_in經"同或門"後為低電平（異出為0），此時為初始穩定狀態，如下圖所示：
當t1時刻到來時，clk_in時鐘變為高電平，此時D觸發器尚未翻轉，"同或門"另一輸入引腳亦仍為高電平，則"同或門"輸出轉變為高電平（同出為"1"），同時此輸出作為有效時鐘上升沿觸發D觸發器翻轉，則有Q=1、Q#=0，如下圖所示：
這個狀態並非穩定狀態，從上圖可以看出，D觸發器輸出與"同或門"輸入是連接在一起的，卻有兩個不同的電平，這是不可能存在的穩定狀態，當D觸發器翻轉變化後的低電平經"同或門"後，輸出又變成0，此時是另一個穩定狀態，也就是t2時刻到來了。
之後每次輸入信號變化一次，則重複一次穩定狀態→不穩定狀態→穩定狀態的變化。
從D觸發器翻轉輸出至"同或門"輸出變化那一段時間，稱為延時（Tdelay），在這個電路裡也就是高電平寬度。在74系列邏輯器件中，這個延時值大約為幾十個納秒（ns），在可編程邏輯（FPGA/CPLD中）則只有幾個納秒，可以通過在這個延時鏈路上插入多個緩衝器來增加高電平的寬度（也就是佔空比），如下圖所示：
如果需要精確的延時，還應該將寄存器的TCO算入，D觸發器有效時鐘沿到來後，經過時間TCO後才會有穩定的輸出，如下圖所示：