1、概述
本文引用地址：http://www.eepw.com.cn/article/149507.htm在設計邏輯電路圖時，由真值表直接得到的函數往往比較複雜。代數法和卡諾圖法等方法對於變量數目較多的邏輯函數則效果不佳，本文介紹一種可以化簡複雜邏輯函數的方法──表格法，該方法可以對變量數目較多的邏輯函數也可以進行化簡。
2、原理
在介紹化減法之前，先說明三個概念：
蘊涵項──在函數的任何積之和式中，每個乘積項稱為該函數的蘊涵項。對應於卡諾圖中的任一標1單元(最小項)以及2m個相鄰單元所形成的圈都是函數的蘊涵項。
素項──若函數的一個蘊涵項不是該函數中其它蘊涵項的一個子集，則此蘊涵項稱為素蘊涵項，簡稱素項。
實質素項──若函數的一個素項所包含的某一最小項，不包括在該函數的其它任何素項中則此素項稱為實質素蘊涵項，簡稱實質素項。
列表化簡法的基本原理是利用邏輯函數的最小項，通過對相鄰最小項的合併，消去多餘變量因子，獲得邏輯函數的最簡式的。列表化簡法的思路是先找出給定函數F的全部素項，然後找出其中的實質素項；若實質素項不能覆蓋F的所有最小項，則進一步找出所需素項，以構成F的最簡素項集。
下面用列表化簡法將下列函數化簡為最簡與或表達式。
F(A,B,C,D)＝Σ(0,3,4,5,6,7,8,10,11)
3、建立素項表
首先，找出給定函數的全部素項。
(1)先將每個最小項所對應的二進位數按其「1」的個數分組得表1；
表1 最小項
組號 | 項號 | 二進位數 |
0 | 0 | 0000 |
1 | 4 8 | 0100 1000 |
2 | 3 5 6 10 | 0011 0101 0110 1010 |
3 | 7 11 | 0111 1011 |
(2)將表1中的相鄰兩個組之間二進位數進行比較、合併得到一次化簡結果，稱為一次乘積項，其項號記為i(j－i)，其中i為最小項中的小項號，j為最小項中的大項號，得表2；
表2 一次乘積項
組號 | 項號 | 二進位數 |
0 | a0(4) b0(8) | 0-00 -000 |
1 | 4(1) 4(2) c8(2) | 010- 01-0 10-0 |
2 | d3(4) e3(8) 5(2) 6(1) f10(1) | 0-11 -011 01-1 011- 101- |
(3)再將表2中的相鄰兩組內的二進位數進行比較、合併、便得到第二次化簡結果，稱為二次乘積項，其項號記為i(n,m)，其中i為兩個一次乘積項中的小項號，n為原最小項的項號差，m為一次乘積項的項號差，得表3；
表3 二次乘積項
組號 | 項號 | 二進位數 |
1 | g4(1,2) 4(2,1) | 01-- 01-- |
不能與其它一次乘積項合併的一次乘積項是素項，分別以a,b,c,d,e,f記之，不能合併的二次乘積項也是素項，以g記之。
4、實質素項
建立實質素項產生表，找出實質素項。
先用×標出每個素項覆蓋最小項的情況，再找出實質最小項5、6，在×上標括號以示區別，可找出對應實質素項g，在其前標*，最後一行用「V」標出實質素項覆蓋最小項的情況，可看出還有最小項0、3、8、10、11未被覆蓋。如表4所示。
表4實質素項產生式
最小項 素項 | 0 | 3 | 4 | 5 | 6 | 7 | 8 | 10 | 11 |
a0(4) | X | X | |||||||
b0(8) | X | X | |||||||
c8(2) | X | X | |||||||
d3(4) | X | X | |||||||
e3(8) | X | X | |||||||
f10(1) | X | X | |||||||
*g4(1,2) | X | X | X | X | |||||
覆蓋情況 | V | V | V | V |
5、素項產生式
第三步：建立所需素項產生表，找出所需素項，所需素項集應覆蓋所有未被實質素項覆蓋的最小項，得表5。再用行列消去法來找，選優勢行b0(8)，e3(8)，划去劣勢行a0(4)及d3(4)得表6，再選最小項為0、3的劣勢列，划去最小項為8，11的優勢列，得表7。找出新的實質素項b，e，取該兩項作為所需素項後，尚有最小項10未被覆蓋，可選取c或f求得所需素項集為(b,e,c)或(b,e,f)，
表5
最小項 素項 | 0 | 3 | 8 | 10 | 11 |
a0(4) | Ｘ | ||||
b0(8) | Ｘ | Ｘ | |||
c8(2) | Ｘ | Ｘ | |||
d3(4) | Ｘ | ||||
e3(8) | Ｘ | Ｘ | |||
f10(1) | Ｘ | Ｘ |