佚名 發表於 2019-10-30 16:06:14
高速設計流程裡，疊層設計和阻抗計算就是萬裡長徵的第一步。阻抗計算方法很成熟，所以不同的軟體計算的差別很小，本文採用 Si9000 來舉例。
阻抗的計算是相對比較繁瑣的，但我們可以總結一些經驗值幫助提高計算效率。對於常用的 FR4，50ohm 的微帶線，線寬一般等於介質厚度的 2 倍;50ohm 的帶狀線，線寬等於兩平面間介質總厚度的二分之一，這可以幫我們快速鎖定線寬範圍，注意一般計算出來的線寬比該值小些。
除了提升計算效率，我們還要提高計算精度。大家是不是經常遇到自己算的阻抗和板廠算的不一致呢？有人會說這有什麼關係，直接讓板廠調啊。但會不會有板廠調不了，讓你放鬆阻抗管控的情況呢？要做好產品還是一切盡在自己的掌握比較好。
以下提出幾點設計疊層算阻抗時的注意事項供大家參考：
1，線寬寧願寬，不要細。這是什麼意思呢？因為我們知道製程裡存在細的極限，寬是沒有極限的。如果到時候為了調阻抗把線寬調細而碰到極限時那就麻煩了，要麼增加成本，要麼放鬆阻抗管控。所以在計算時相對寬就意味著目標阻抗稍微偏低，比如單線阻抗 50ohm，我們算到 49ohm 就可以了，儘量不要算到 51ohm。
2，整體呈現一個趨勢。我們的設計中可能有多個阻抗管控目標，那麼就整體偏大或偏小，不要 100ohm 的偏大，90ohm 的偏小。
3，考慮殘銅率和流膠量。當半固化片一邊或兩邊是蝕刻線路時，壓合過程中膠會去填補蝕刻的空隙處，這樣兩層間的膠厚度時間會減小，殘銅率越小，填的越多，剩下的越少。所以如果你需要的兩層間半固化片厚度是 5mil，要根據殘銅率選擇稍厚的半固化片。
4，指定玻布和含膠量。看過板材 datasheet 的工程師都知道不同的玻布，不同的含膠量的半固化片或芯板的介電係數是不同的，即使是差不多高度的也可能是 3.5 和 4 的差別，這個差別可以引起單線阻抗 3ohm 左右的變化。另外玻纖效應和玻布開窗大小密切相關，如果你是 10Gbps 或更高速的設計，而你的疊層又沒有指定材料，板廠用了單張 1080 的材料，那就可能出現信號完整性問題。
當然殘銅率流膠量計算不準，新材料的介電係數有時和標稱不一致，有的玻布板廠沒有備料等等都會造成設計的疊層實現不了或交期延後。咋辦？最好的辦法就是在設計之初讓板廠按我們的要求，他們的經驗設計個疊層，這樣最多幾個來回就能得到理想又可實現的疊層了。
上次講到了阻抗計算和工藝製程之間的一些「權衡的藝術」，主要是為了達到我們阻抗管控目的的同時，也能保證工藝加工的方便，以及儘量降低加工成本。接下來，就具體說說，利用 SI9000 計算阻抗的具體過程。
如何計算阻抗
對於阻抗計算而言，層疊設置是先決條件，首先必選先設置好單板的具體層疊信息，下面是一個常見八層板的層疊信息，以這個為例子，看看阻抗計算的一些注意事項。
圖一
對於信號線而言，在板子上實現的形式又分為微帶線和帶狀線，兩者的不同，使得阻抗計算選擇的結構不一致，下面分別討論這兩種常見的阻抗計算的情況。
a、微帶線
微帶線的特點就是只有一個參考層，上面蓋綠油。下面是單線（50Ω）和差分線（100Ω）的具體參數設置。
注意事項：
1、H1 是表層到參考層的介質厚度，不包括參考層的銅厚;
2、C1、C2、C3 是綠油的厚度，一般綠油厚度在 0.5mil~1mil 左右，所以保持默認就好，其厚度對於阻抗有細微影響，這也是處理文字面是，儘量不讓絲印放置在阻抗線上的原因。
3、T1 的厚度一般為表層銅厚加電鍍的厚度，1.8mil 為 0.5OZ+Plating 的結果。
4、一般 W1 是板上走線的寬度，由於加工後的線為梯形，所以 W2
b、帶狀線
帶狀線是位於兩個參考平面之間的導線。下面是單線（50Ω）和差分線（100Ω）的具體參數設置。
注意事項：
1、H1 是導線到參考層之間 CORE 的厚度，H2 是導線到參考層之間 PP 的厚度（考慮 pp 流膠情況）;如圖一所示層疊，若阻抗線在 ART03 層，那麼 H1 就是 GND02 到 ART03 之間的 介質厚度，而 H2 則是 GND04 到 ART03 之間的介質厚度再加上銅厚。
2、Er1 和 Er2 之間的介質不同時，可以填各自對應的介電常數。
3、T1 的厚度一般
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