基於HyperLynx的高速PECL交流耦合時鐘

2021-01-09 電子產品世界

引言

本文引用地址：http://www.eepw.com.cn/article/188363.htm

隨著電子技術的不斷發展，數據的傳輸速度越來越快，高速時鐘的應用日益廣泛，如何保證時鐘在高速跳變過程中的信號完整性、抖動、功耗等問題，已逐漸成為關注的問題。傳統的時鐘設計方法大多依靠經驗和理論計算，但是隨著時鐘頻率越來越高，時鐘的電磁環境日趨複雜，時鐘的傳輸線效應、過衝／欠衝、反射、振鈴效應、趨膚效應都成為影響時鐘設計的關鍵因素，只有使用現代科技手段，利用計算機的強大計算能力進行仿真才能夠保證時鐘電路設計成功。 HyperLynx是Mentor(Graphics開發的一款板級信號完整性的仿真工具。它可以進行損耗傳輸線的精確仿真，支持IBIS模型和HSPICE模型，可以使用過孔模型，允許多種激勵源，可以分析信號的眼圖、抖動以及EMC(電磁兼容性)輻射，用戶界面簡單直觀。

在目前的高速時鐘的電平標準中，PECL(正電壓射極耦合邏輯)是應用較廣泛的一種，絕大多數高速ADC(A／D轉換器)、DAc(D／A轉換器)器件都支持這一時鐘電平。本文敘述。PECL的原理和常見端接方式，結合在ADc系統中的應用，使用HyperLynx工具對設計後的電路進行仿真以驗證設計思想。

l PECL工作原理

PECL由EcL(射極耦合邏輯)標準發展而來，在PECL電路中省去了負電源，較EcL電路更便於使用。PECL信號的擺幅相對EcL要小，這使得該邏輯更適合於高速數據的串行或並行連接。

一個標準的PECL輸出極如圖1所示。

差分對管的射極通過電流源連接到地，差分對管驅動一對射隨器以提供正、負輸出。輸出射隨器工作在正電源範圍內，其電流始終存在，這樣有利於提高開關速度。LVPECL(低電壓。PECL)輸出極的標準輸出負載是接50 Ω電阻至Vcc一2 V的電平，在這種負載條件下，由於射隨器的基極一射極有0．7 V壓降，故輸出+與輸出一的靜態電平典型值為Vcc一1．3 V，0．7 V壓降加在50 Ω終端電阻上的電流為14 mA，可知輸出+與輸出一電流為14 mA。PECL結構的輸出阻抗典型值為4 Ω～5 Ω，表明它有很強的驅動能力。2時鐘電路設計

下面根據具體應用進行設計。首先從時鐘的發送端(輸出)和接收端(輸入)各自的特性著手進行設計。

2．1時鐘輸出結構

時鐘輸出端由時鐘扇出晶片ICS853011的一對輸出引腳擔任。ICS853011是一款將任意差分時鐘扇出為兩路PEcL電平的時鐘扇出晶片，其原理見圖2。

當其供電電壓為3．3 V時，其輸出電氣特性如表l所示，輸出高電平在2．295 V左右，輸出低電平在1．52 V左右，輸出峰峰值約為800 mV。


相關焦點

  • 基於源級耦合結構的正交二分頻電路
    摘 要： 設計了一種基於源級耦合結構的正交二分頻電路，由兩個完全相同的源級耦合D觸發器級聯構成，交替工作於觸發和鎖存模式。對傳統的源級耦合結構做了適當改進，採用動態負載，通過對PMOS管的開關控制很好地解決了電路工作速度和輸出擺幅間的矛盾；且時鐘開關PMOS和NMOS採用不同直流偏置，便於低電源電壓下直流工作點的選取。
  • 基於AD9225的12位高速ADC的存儲電路設計與實現
    在高速數據採集中,高速ADC的選用和數據的存儲是兩個關鍵問題。本文引用地址：http://www.eepw.com.cn/article/194401.htm關鍵詞 高速ADC 高速數據採集 AD92251 AD9225的結構　　AD9225是
  • 基於電荷耦合器件的雷達視頻積累電路
    摘要：電荷耦合器件是一種發展前景良好的金屬氧化物半導體(MOS)集成電路。該電路廣泛應用於彩色成像、信號處理等相關領域。因此、近年來，隨著大規模集成電路和高速微處理器的發展，在改造老雷達，充分發揮老雷達性能方面人們提出了許多可行的技術方案。雷達信號積累能有效地提高雷達的信噪比，改善雷達的檢測能力，達到增加雷達發現概率和探測距離的目的。雷達信號積累分為相干積累和非相干積累。相干積累是指雷達的發射和接收載頻有確定的相位關係，積累在中頻實現。非相干積累是指雷達的發射和接收載頻無確定的相位關係，積累在檢波後實現。
  • 技術經驗︱高速電路設計中耦合電容的重要性
    拿最常見的AC耦合電容來講，要麼在晶片之間加兩顆直連，要麼在晶片與連接器之間加兩顆。看似簡單，但一切都因為高速而不同。高速使這顆電容變得不「理想」，這顆電容沒有設計好，可能會導致整個項目的失敗。因此，對高速電路而言，這顆AC耦合電容沒有優化好將是「致命」的。 下面筆者依據之前的項目經驗，盤點分析一下我在這顆電容的使用上遇到的一些問題。
  • 基於PADS軟體對高速電路的設計與實現
    首先，由於高密度引腳及引腳尺寸日趨物理極限，導致電路極低的布通率;其次，由於系統時鐘頻率的提高，引起的時序及信號完整性問題;高速數字電路(即高時鐘頻率及快速邊沿速率)的設計將成為主流。現在常見的高速電路系統中大多採用多層板而不是單面板和雙面板，板層結構的設計應注意以下幾個方面：1)一個信號層應該和一個敷銅層相鄰。2)信號層應該和臨近的敷銅層緊密耦合(即信號層和臨近敷銅層之間的介質厚度很小)。3)電源敷銅和地敷銅應該緊密耦。
  • PCB版圖設計DD基於高速FPGA的PCB設計技術
    如果高速PCB設計能夠像連接原理圖節點那樣簡單，以及像在計算機顯示器上所看到的那樣優美的話，那將是一件多麼美好的事情。然而，除非設計師初入PCB設計，或者是極度的幸運，實際的PCB設計通常不像他們所從事的電路設計那樣輕鬆。在設計最終能夠正常工作、有人對性能作出肯定之前，PCB設計師都面臨著許多新的挑戰。
  • 一種基於MSP430單片機的交流頻率檢測系統
    系統的硬體部分主要由MSP430單片機以及整流橋、光電耦合器、三級管等器件構成；而軟體部分主要是基於MSP430單片機的C語言程序，包括系統的初始化、定時器的設置等。該系統的實驗結果和電路仿真吻合較好，具有一定的應用價值。
  • 基於FPGA和PLL的倍分頻時鐘的實現
    基於FPGA和PLL的倍分頻時鐘的實現 Triquinne 發表於 2012-11-19 17:07:02 　　現今的FPGA設計大多採用時序邏輯，需要時鐘網絡才能工作，通常情況下，時鐘通過外部晶體振蕩器產生
  • 基於共模扼流圈的高速CCD驅動電路設計方案(二)
    2 基於共模扼流圈的驅動電路設計　　共模扼流圈是一個緊密耦合的1∶1變壓器，其漏電感較小。　　　　分析此類含有耦合電感的電路，採用的方法是去耦等效受控源，如圖3 所示。把具有耦合的電路拆分成兩個獨立的支路進行分析。
  • 基於AT25T1024 FLASH的高速SPI接口設計
    而SPI在晶片的管腳上只佔用四根線，節約了晶片的管腳，同時為PCB的布局上節省空間，因此在基於FPGA的讀寫接口設計中，高速SPI是一種很好的選擇。　　1 SPI結構　　SPI (Serial Peripheral Interface-串行外圍設備接口)是Motorola公司推出的一種高效率全雙工同步串行數據接口，以主從模式工作，廣泛應用於FLASH，實時時鐘，AD轉換器等。
  • 基於MB90092的視頻字符疊加系統設計
    屏幕光柵由電子束在水平方向和垂直方向掃描形成，用內部時鐘作為點時鐘對屏幕上的象素點進行計數，行同步信號為換行信號控制像素的疊加。2 方案選擇常用的視頻字符疊加有以下4個方案：1)通用中小規模集成電路：採用通用中小規模集成電路實現單路視頻字符及時間疊加，這種方案需過於複雜，可靠性差;2)基於FPGA的方案：共用一片CPU、字庫ROM和實時時鐘，利用FPGA集成若干獨立的顯示RAM計數掃描電路，實現多路字符疊加。
  • 基於一種信號耦合來實現阻抗控制的設計方案
    打開APP 基於一種信號耦合來實現阻抗控制的設計方案 李義君 丁影 發表於 2019-11-28 17:10:44 這裡我們討論信號耦合對於阻抗控制的作用。 如圖1，根據楞次定律，走線1上流過一個變化的電流i1.變化的電流會在走線1周圍產生一個變化的磁場。這個磁場會以係數k耦合到走線2上（係數值一般在0.4-0.6之間，距離的減小和信號上升時間減小都會增加K值）。
  • 耦合電容在高速電路設計中的重要性,你了解了嗎?
    拿最常見的AC耦合電容來講，要麼在晶片之間加兩顆直連，要麼在晶片與連接器之間加兩顆。看似簡單，但一切都因為高速而不同。高速使這顆電容變得不「理想」，這顆電容沒有設計好，可能會導致整個項目的失敗。因此，對高速電路而言，這顆AC耦合電容沒有優化好將是「致命」的。最開始要先明白AC耦合電容的作用。
  • 三種耦合方式下放大電路交流負載線的特性[圖]
    摘要：通過對常見的阻容耦合、變壓器耦合及直接耦合方式下共發射極放大電路交流負載線特性的研究，給出了三種耦合方式下放大電路交流負載線的共同形式，以及常見三種耦合方式下共發射極放大電路交流負載線的具體形式，闡述了這三種耦合方式下放大電路交流負載線的相同和不同之處，以及三種耦合方式直流負載線方程與交流負載線方程的關係
  • 基於DPWM的高速高精度積分型模數轉換器
    提出一種由單電源供電，基於數字脈寬調製(DPWM)原理實現、高速、高精度、積分型模／數轉換器1 高速高精度積分型模／數轉換器原理 這裡採用的轉換器，其基本的工作原理是通過DP-WM模塊產生脈寬信號(DPWM)。該信號通過簡單的RC低通濾波器進行濾波後，通過比較器與被檢測信號比較、處理再經比較器發出。最後通過邏輯運算模塊對上述比較器發出的信號進行拾取、分析，得到被檢測信號的相關信息，並發送給通訊模塊及顯示模塊，具體方案如圖1所示。
  • 作為一個有經驗的PCB設計工程師,你需要懂得這些高速知識
    不過，串行數據雖說是一位一位的傳，不用等長，但也並不是一根線，高速線一般都是走差分線，也就是一正一負兩根線。這是為了提高抗幹擾性能。 高速信號線中 如時鐘錢，最好採用包地處理，而且包地每隔3000mil打一個過孔連接到地層。
  • 下一代時鐘網絡
    這種時鐘網絡今天已經實現，其中最著名的就是全球衛星導航系統(GNSS)，如GPS和Galileo系統。此外，時鐘網絡在很多應用中大顯身手，例如觀測宇宙學、電信，甚至高頻交易等。提升時鐘網絡性能不僅會改善現有的應用，同時也會催生新應用，比如最近出現的利用廣義相對論引發重力場中的頻率紅移來研究地球重力場分布，這就是基於時鐘網絡而展開的。
  • 示波器交流耦合時零狀態響應對測量的影響
    1 現象本文引用地址：http://www.eepw.com.cn/article/108151.htm　　當一個信號既包含直流成分，又包含交流成分，而我們又只關心其交流成分時，往往使用
  • 基於FPGA的高速卷積硬體設計及實現
    本文從實際工程應用出發，使用快速傅立葉變換(FFT)技術，探討卷積的高速硬體實現方法。本文引用地址：http://www.eepw.com.cn/article/148300.htm1 卷積算法的原理設線性時不變系統的衝激響應為h(n)，則衝激響應和輸入δ(n)之間有關係
  • X光安檢機控制信號時鐘提取的設計與實現
    然而由控制臺傳送給安檢機的控制信號，因數據量較小，僅需低速通道進行傳輸即可，並且在安檢主設備端對於高速數據的處理是基於FPGA平臺實現的，若同時採用單片FPGA對接收控制信號進行處理，一方面可減少硬體電路的設計負擔，另一方面也降低了設備成本。