基於FPGA的脈衝壓縮仿真與實現

2021-01-08 電子產品世界

1 引言
隨著現代武器與航天技術的發展,要求雷達應具有高精度、遠距離、高分辨力等性能。簡單矩形脈衝雷達存在雷達探測能力與距離分辨力之間的矛盾。為解決這一矛盾,大多數現代雷達採用脈衝壓縮技術,調製信號頻率或相位,從而產生大時寬帶寬信號,接收端通過具有匹配濾波器的接收機接收,產生窄時間脈衝,提高距離解析度。以數字方式實現的脈衝壓縮具有可靠性高、靈活性好、可編程、便於應用。因此,這裡介紹一種分布式算法實現時域脈衝壓縮,它是一種基於查找表的計算方法,通過將各輸入數據每一對應位產生的部分積預先相加形成相應部分積,然後再對各部分積累加形成最終結果,從而實現乘加功能。與傳統算法(所有乘積產生後,再相加完成乘加運算)相比,分布式算法可極大減少硬體電路規模,易於實現流水線處理,提高電路執行速度。

本文引用地址:http://www.eepw.com.cn/article/192017.htm


2 脈衝壓縮
2.1 脈衝壓縮處理過程
脈衝壓縮處理有時域和頻域兩種方式。其中.時域處理是由數字有限衝擊響應(FIR)實現的過程,即信號與係數的卷積;而頻域處理則是先用FFT計算出數字回波信號的頻譜S(ω),再將其與匹配濾波器的頻響H(ω)相乘,最後進行快速傅立葉反變換(IFFT),得到脈壓結果。一般而言,對於大時寬帶寬信號,採用頻域處理較好;對於小時寬帶寬信號,採用時域處理較好。脈衝壓縮信號實現方法有:線性調頻信號、非線性調頻信號和相位編碼信號。線性調頻信號是通過非線性相位調製或線性頻率調製(LFM)來獲得大時寬帶寬積。與其他脈衝壓縮信號相比,它具有匹配濾波器對回波信號的都卜勒頻移不敏感的優點。這裡採用的LFM信號是由一個匹配濾波器來處理,並具有不同都卜勒頻移的信號。
IFM數字脈衝壓縮仿真流程包括線性調頻(LFM)信號產生、回波信號的模擬、正交相干檢波、I/O兩路信號低通濾波及抽取、視頻信號(零中頻)匹配濾波,如圖1所示。作為關鍵部分的匹配濾波器,它是一種線性相位的FIR濾波器,其濾波器係數為發射信號的復共軛,h(n)=x*(N-n),而為了降低旁瓣,一般給係數加上相應權值。

2.2 脈衝壓縮處理仿真
設線性調頻信號的載頻fo=25 MHz,調製頻率帶寬B=5MHz,採樣頻率fs=20 MHz,滿足中頻採樣定理要求,脈衝寬度τ=60μs,目標距離12 km,時間延遲脈衝重複周期為320μs,信號幅度A=l。一個脈衝採樣點數為L=Tfs=1 200,線性調頻信號的時寬帶寬積即脈寬壓縮比D=300,則輸出脈衝寬度r'=60μs/300=200 ns。
由以上參數產生的線性調頻信號的目標回波信號,經正交相干檢波產生的I/Q兩路信號抽取。最後進行匹配濾波的各個過程的MATLAB仿真,脈衝壓縮結果如圖2所示。從圖2看出,脈衝壓縮後產生窄脈衝,輸出波形具有辛格函數性質.除主瓣外。在時間軸上還有延伸的一串副瓣。另外還可看出.經過海明加權後的第一副瓣比主瓣下降約40 dB,而主瓣寬度也相應拓展,比沒有加權的脈衝壓縮結果理想許多。

脈衝點火器相關文章:脈衝點火器原理

相關焦點

  • 基於FPGA IP核的線性調頻信號脈衝壓縮-電子發燒友網
    本文以此為出發點,對線性調頻信號的脈衝壓縮進行了研究,仿真,並提出了一種採用IP核設計脈衝壓縮的方法。   1 線性調頻信號的脈衝壓縮   1.1 脈衝壓縮的實現原理   脈衝壓縮可以採用「共軛濾波器對」的匹配濾波法和相關處理法。匹配濾波法對應於頻域相乘,相關處理法對應於時域卷積。依據傅立葉變換理論:時域卷積等效於頻域乘積。
  • 基於DSP和FPGA的機器人聲控系統設計與實現
    系統硬體分為語音信號的採集和播放,基於dsp的語音識別,fpga動作指令控制、步進電機及其驅動、dsp外接快閃記憶體晶片,jtag口仿真調試和鍵盤控制幾個部分。fpga根據dsp輸入的動作指令產生正確的正反轉信號和準確的脈衝給步進電機驅動晶片,驅動晶片提供步進電機的驅動信號,控制步進電機的轉動。片外flash用於存儲系統程序和語音庫並完成系統的上電加載。jtag口用於與pc機進行聯機在線仿真,鍵盤則用於參數調整和功能的切換。
  • 基於FPGA的無損圖像壓縮系統設計
    編者按:  摘要:本文簡要介紹了圖像壓縮的重要性和常用的無損圖像壓縮算法,分析了快速高效無損圖像壓縮算法(FELICS)的優勢,隨後詳細分析了該算法的編碼步驟和硬體實現方案,最後公布了基於該方案的FPGA性能指標。
  • 基於FPGA的伺服驅動器分周比設計與實現
    為此提出一種基於FPGA的整數分周比實現方法。該方法邏輯結構簡單,配置靈活,易於擴展,具有很高的實用價值。  1 電子齒輪比與分周比  電子齒輪比與分周比是數控工具機和數控加工中心中一個很重要的概念。這是能正確實現分頻的關鍵,如果這一步處理不好,電機定位後可能會出現不斷向CNC發脈衝的情況。以三分頻為例,即計數器增計數至3後輸出一個正脈衝(正方向信號+脈衝),計數器減計數至-3後輸出一個負脈衝(負方向信號+脈衝)。計數值在(-3,3)時,計數器只對脈衝計數而不輸出。對QDPF 的仿真結果如圖4所示。
  • 基於FPGA高精度浮點運算器的FFT設計與仿真
    摘要 基於IEEE浮點表示格式及FFT算法,提出一種基2FFT的FPGA方法,完成了基於FPGA高精度浮點運算器的FFT的設計。利用VHDL語言描述了蝶形運算過程及地址產生單元,其仿真波形基本能正確的表示輸出結果。
  • 基於FPGA IP核的FFT實現
    這裡從Altera IP核出發,建立了基4算法的512點FFT工程,對不同參數設置造成的誤差問題進行分析,並在EP2C70F896C8器件上進行基於Quartus II的綜合仿真,得到利用FFT IP核的FFT算法高效實現,最後利用Matlab進行的計算機仿真分析證明了工程結果的正確性。
  • 聲納圖像動態範圍擴展與FPGA實現
    基於課題組研製的多波束成像聲納原理樣機的研製,分析了數據動態範圍壓縮導致圖像細節丟失的原因及其對成像質量的影響,採用JPL快速平方根近似算法改善了開方運算FPGA實現過程的資源佔用和系統延時。最後,對改進設計方案進行了實驗驗證,通過多波束成像聲納系統的消聲水池實驗證明了本文動態範圍擴展方法的有效性和可行性,系統成像質量改善明顯,達到優化設計的預期目標。
  • 基於FPGA的實時中值濾波器硬體實現
    中值濾波作為一種非線性濾波方法,既可以消除隨機噪聲和脈衝幹擾,又可以很大程度地保留圖像的邊緣信息,得到了廣泛的運用。在許多實際應用場合,如高清視頻監控、X光圖像的降噪等,需要快速且實時地進行中值濾波,軟體實現達不到實時處理的要求,因此選用硬體實現。
  • 用FPGA實現FFT算法
    FFT算法除了必需的數據存儲器ram和旋轉因子rom外,仍需較複雜的運算和控制電路單元,即使現在,實現長點數的FFT仍然是很困難。本文提出的FFT實現算法是基於FPGA之上的,算法完成對一個序列的FFT計算,完全由脈衝觸發,外部只輸入一脈衝頭和輸入數據,便可以得到該脈衝頭作為起始標誌的N點FFT輸出結果。
  • 基於FPGA+MATLAB的串行多階FIR濾波器設計
    為說明使用FPGA實現FIR的靈活性,文中列舉了一個多階串行FIR濾波器實例,並給出主要的原始碼和相關模塊的時序和功能說明,最後使用Matlab和Quartusii聯合仿真驗證了FPGA硬濾波器工程的正確性。
  • JPEG2000數據壓縮的FPGA實現
    為解決圖像數據的高壓縮性能問題,本文提出了基於JPEG2000標準的數據壓縮系統的FPGA實現方案。相對於軟體算法實現和其他硬體方法,採用FPGA硬體實現可降低系統複雜度提高性能。最終設計的IP核具有資源佔用少,性能良好和便於擴展等優點,能夠滿足通信傳輸和照相設備等應用需求。
  • 如何在FPGA中實現狀態機
    FPGA常常用於執行基於序列和控制的行動,比如實現一個簡單的通信協議。對於設計人員來說,滿足這些行動和序列要求的最佳方法則是使用狀態機。狀 態機是在數量有限的狀態之間進行轉換的邏輯結構。一個狀態機在某個特定的時間點只處於一種狀態。
  • 基於DSP Builder的JPEG靜態圖像壓縮算法的實現
    採用這種方法實現了硬體級的仿真驗證。1 DSP Builder介紹 DSP Builder開發工具是Altera公司提供的數位訊號處理平臺,它是一個系統級(或算法級)設計工具,架構在多個軟體工具之上,並把系統級和RTL級兩個設計領域的設計工具連接起來,最大程度地發揮了兩種工具的優勢。
  • 基於Altera DE2 FPGA開發平臺實現TH-UWB窄脈衝信號發生器系統設計
    基於Altera DE2 FPGA開發平臺實現TH-UWB窄脈衝信號發生器系統設計 李曉歡,陳倩,李 發表於 2021-01-11 12:51:00   作者:李曉歡,陳倩,李全,陳石平 引言
  • 基於FPGA的高速流水線浮點乘法器設計與實現
    同時由於基於IEEE754 標準的浮點運算具 有動態範圍大,可實現高精度,運算規律較定點運算更為簡捷等特點,浮點運算單元的設計 研究已獲得廣泛的重視。  3.3.2 部分積壓縮結構  本設計混合使用 4:2 壓縮器、3:2 壓縮器、全加器和半加器,實現了13 個部分積的 快速壓縮,並保證了精度。本文部分積壓縮結構的劃分如圖2 所示。
  • 用FPGA實現FFT算法(圖)
    fft算法除了必需的數據存儲器ram和旋轉因子rom外,仍需較複雜的運算和控制電路單元,即使現在,實現長點數的fft仍然是很困難。本文提出的fft實現算法是基於fpga之上的,算法完成對一個序列的fft計算,完全由脈衝觸發,外部只輸入一脈衝頭和輸入數據,便可以得到該脈衝頭作為起始標誌的n點fft輸出結果。
  • 基於FPGA的複數浮點協方差矩陣實現
    故目前國內外協方差運算的FPGA實現都是採用定點運算方式。 在所有運算都是定點運算的情況下,每次乘法之後數據位寬都要擴大一倍。若相乘後的數據繼續做加減運算,為了保證數據不溢出,還必須將數據位寬擴展一位,而協方差矩陣的運算核心就是乘累加單元,隨著採樣點數的增加,位寬擴展呈線性增加。最終導致FPGA器件資源枯竭,無法實現設計。
  • 基於BF533和FPGA的雷達信號模擬器設計實現
    1 模擬器設計思想該雷達信號模擬器的主要設計思想是,對於雷達回波信號,由於數據量大,所以採用高速、高性能的DSP晶片進行部分計算,並實時控制基於FPGA的直接數字頻率合成器產生雷達模擬信號,且最多可產生4路完全獨立的信號。
  • 基於FPGA實現多種小波變換
    打開APP 基於FPGA實現多種小波變換 發表於 2019-08-18 09:47:57 引 言 基於提升框架的小波變換方法,利用FPGA 可編程特性可實現多種小波變換。
  • 基於FPGA與有限狀態機的高精度測角系統的設計與實
    為了充分利用ARM9微處理器的運算能力和FPGA的高速邏輯處理能力,在設計中對功能的實現進行了劃分。ARM9 用於運動控制平臺的控制並且與FPGA一起形成一個完整的應用平臺。FPGA主要完成編碼器的精確計數功能、與ARM9處理器數據通信、與雷射測距儀數據通信功能。系統的組成框圖如圖1所示。本文重點介紹在FPGA上實現編碼器的輸出脈衝計數與角度測量。