臺積電新推2nm全環繞柵（GAA）電晶體，但摩爾定律還能再續多久？

摩爾定律（Moore's Law）近年來成功地在世界範圍內推廣傳播，哪怕不從事相關行業的人也耳熟能詳。

需要說明的是，摩爾定律這個翻譯並不準確，其僅是集成電路行業發展規律的一個總結，更準確的翻譯是「摩爾規律」。

摩爾定律自提出後便根據不同的集成電路發展方向演變出多種不同的闡述形式，總體上可以概括為集成電路性能每隔一段時間會獲得一倍的提升。摩爾定律在被英特爾（Intel）創始人之一戈登·摩爾（Gordon Moore）提出來後的幾十年裡一直指引著集成電路，尤其是超大規模數字集成電路(比如CPU，GPU等)的發展與演進。摩爾定律的存續在一定程度上依靠著先進半導體工藝的發展，隨著近年來工藝發展的阻滯，很多人好奇，摩爾定律走到頭了嗎？

答案是否定的。臺積電近日宣布引入全環繞柵(gate-all-around)技術，並將矽基半導體工藝演進至2nm節點，成功給摩爾定律再續一命。而當前摩爾定律在半導體工藝上的延續，面臨著兩個巨大的難題：短溝道效應和量子隧穿。

全環繞柵是鰭式場效應電晶體（FinFET）技術的演進，是一種用來抑制短溝道效應的技術。

要理解短溝道效應，先來看看傳統金屬-絕緣體-半導體場效應（MOSFET)管的結構

NMOS平面場效應管

MOS管根據導電溝道摻雜不同分為兩種，一般來說除去襯底外有三個電極，源(Source)，漏(Drain)，柵(Gate)。其中NMOS管的結構如上圖所示，源漏極為n摻雜，其載流子為負電荷的電子，而源漏間矽基襯底為p摻雜，載流子是正電荷的空穴，在柵壓為0情況下由於pn結勢壘的影響NMOS管處於無法導電的關斷狀態。而當在柵極施加正的電壓(對於p管相反)值超過一個閾值時，會將足夠多的電子吸引到靠近柵極的襯底上，從而形成以電子為多子的導電溝道，此時NMOS管處於打開狀態，在源漏上的壓差可以形成漏極電流。

上面簡單的概括了一個管子是怎麼樣工作的，但是當管子源漏間距離減小，也就是一直提到的電晶體特徵尺寸(7nm，5nm之類的)減小以後，原本在長溝道器件中可以忽略的一系列電磁作用變得不可忽略，導致一系列管子特性的惡化，統稱為短溝道效應。短溝道效應最大的問題在於管子關不斷了。就算柵壓為0，在漏極施加的電壓同樣會形成較大的漏電流，這對大規模集成電路來說是個災難，因為你光打開電源啥也不幹，晶片就那邊瘋狂發熱。

FinFET和另外一種被稱為「絕緣體上的矽」(SOI)技術就是被用於抑制短溝道效應，並在過去十年成功給摩爾定律續命的技術。這兩種技術分別代表兩個大的方向，如下圖所示，FinFET就是把柵從一面蓋著溝道，變成三面圍著溝道，加強柵對溝道的控制能力，從而減小短溝道效應。

而SOI則是在溝道下方生長額外的絕緣體層，讓溝道自身的特性理想化，從而抑制短溝道效應。目前SOI最新技術可以把電晶體特徵尺寸降到22nm。相比FinFET，SOI電晶體的模擬性能要好得多，尤其是在微波毫米波頻段上比起FinFET有絕對優勢。

上面說到FinFET實際上是增強了柵的控制力，但是到了2nm/3nm節點上，短溝道效應又囂張起來了。而全環繞柵技術是FinFET的演進版本，受到了來自臺積電和三星的一致背書。這裡盜一個三星的廣告圖，示意了FinFET到全環繞柵的演進，概括來就是:三面不夠，四面來湊。

繼續給摩爾定律續命現在可以預見面臨兩個問題。

一是繼續降低特徵尺寸，帶來的性能提升可能無法抵消成本提升。全環繞柵技術肉眼可見地提高了工藝難度，帶來的成本增加可能會比較恐怖，因此客戶可能會越來越少，最後擊垮技術發展的可能會是市場(尤其是現在大部分集成電路的主流生產工藝早停留在28，40，65甚至90nm節點上，同時需要說明的是，現在先進位程的特徵尺寸，可以看成是一個「商標」，不代表實際柵長。)

第二就是目前無法逾越的理論極限，量子隧穿效應帶來的漏電流。繼續降低特徵尺寸，如果在保證控制好短溝道效應的情況下，也是不可行的。1nm工藝節點下矽大概就10個原子，繼續降低特徵尺寸，矽原子數量變少的直接後果就是勢壘越來越低，越來越多的電子可以獲得足以跨越勢壘的能量，從而形成漏電流。這個效應目前理論上無解，或將最後終結人類在通過降低電晶體特徵尺寸給摩爾定律續命上的所有努力。