為什麼不考慮串擾的單個信號仿真波形也會有過衝和振鈴？
過衝和振鈴是現象，透過現象看本質，各位都抓住了，就是反射。
信號傳輸過程中遇到阻抗不連續的地方容易產生反射，反射信號疊加在工作電平的高電平或低電平而超過穩態電壓時會產生過衝；如果阻抗不匹配的點不止一個，信號則來回反射形成振鈴。要減小過衝和振鈴就需要儘量減小反射，保證信號感受到的阻抗連續性，對於DDR的地址控制命令類信號而言有如下幾點需要關注：選擇合適的驅動能力、對於負載較重的場景注意選擇合適的拓撲和端接電阻、對信號走線進行合理的阻抗控制。
1.stub影響阻抗，越長，阻抗越小2.同一對過孔，在不同頻率下，阻抗也不一樣
3.仿真過孔的時候，要先搞清楚過孔的通信的速率
相鄰層走線太近了，才0.1，不滿足3w或者3h原則，阻抗跟計算出來的不一樣，阻抗不匹配
一般單網絡信號過衝和振鈴的原因是線路阻抗不一致，信號來回反射衰減。本案例中DDR3一拖二，T形結構，可能的原因是:1.T幹路長度較短，T分支長度較長，接近星形。2.兩個T分支臂長度不一致。3.端接電阻位置放置不正確，不能圖方便放置在任一DDR顆粒旁，應當放在兩顆粒中間的三岔路口處。
信號在驅動端和遠端負載之間多次反射，大多數晶片的輸出阻抗都很低，如果輸出阻抗小於PCB走線的特性阻抗，那麼在沒有源端端接的情況下，必然產生信號振鈴。當源端電阻大於等於傳輸線特性阻抗時，不會發生過衝及振鈴現象；如果信號在驅動器和接收器之間來回多次反射，就會產生振鈴現象，這增加了信號穩定所需要的時間，從而也影響了系統穩定的時序。一般做電路設計中，如果時鐘信號鏈路比較長，會在時鐘輸出信號上串接一個小電阻，比如22歐姆或者33歐姆。串聯電阻是為了減小反射波，這方法叫阻抗匹配，避免反射波疊加引起過衝。阻抗和端接在信號完整性問題中佔據著非常重要地位。
系統在工作的時候不會只單個信號運行，所以只要系統串擾沒問題，不用單獨考慮單個信號串擾
通過仿真反饋，客戶最終還是把DDR3L的走線中心距調整至3W？？沒看懂
過衝和振鈴主要是由於反射造成的，而反射主要是由於阻抗不匹配或無端接造成的
文中所提到的沒有接端接，導致信號阻抗不匹配，產生反射，進而產生過衝和振鈴
如何看2020積分排行榜：
在主頁輸入關鍵詞：2020積分
2019年積分以及兌換禮品說明如下：
查看我的積分，回復關鍵詞「2019積分」；
看看我能兌換什麼禮物，回復關鍵詞「積分商城」；
回復36→高速串行之S參數系列
回復35→高速串行之編碼系列
回復34→高速串行之S參數-連接器系列
回復33→高速串行簡史系列
回復32→電源系列（下）
回復31→電源系列（上）
回復30→DDR系列（下）
回復29→DDR系列（上）
回復28→層疊系列（下）
回復27→層疊系列（上）
回復26→拓撲和端接系列（下）
回復25→拓撲和端接系列（上）
回復24→反射詳解系列文章
回復23→阻抗系列（下）
回復22→阻抗系列（中）
回復21→阻抗系列（上）
回復20→繞線與時序
回復19→SERDES與CDR系列
回復18→既等長，為何不等時系列
回復17→cadence等長處理&規則設置
回復16→DDR時序學習筆記系列
回復15→串行系列
回復14→DDR信號完整性仿真介紹系列
回復13→PCB設計技巧分享一二
回復12→高速設計三座大山
回復11→PCB設計十大誤區-繞不完的等長系列
回復10→PCB設計十大誤區三
回復09→DDRX系列
回復08→高速串行系列
回復07→設計先生之回流設計系列
回復06→略談Allegro Pcb Design 小技巧
回復05→PCB設計十大誤區一二
回復04→微帶線系列
回復03→抽絲剝繭系列
回復02→串擾探秘系列
回復01→案例分享系列