東京工業大學（Tokyo Tech）和Socionext的科學家設計了世界上最小的全數字鎖相環（PLL）。PLL實際上是所有數字應用中的關鍵時鐘電路，而減小其尺寸並提高其性能是實現下一代技術發展的必要步驟。
人工智慧，5G蜂窩通信和物聯網等新技術或改進技術有望為社會帶來革命性變化。但是要做到這一點，高性能的片上系統（SoC）（一種集成電路）設備是必不可少的。SoC設備的核心組成部分是鎖相環（PLL），該電路與參考振蕩的頻率同步並輸出相同或更高頻率的信號。PLL產生「時鐘信號」，其振蕩充當節拍器，為數字設備的和諧運行提供精確的時序參考。
為了實現高性能SoC器件，半導體電子產品的製造工藝必須變得更加複雜。實現數字電路的面積越小，設備的性能越好。製造商一直在競相開發越來越小的半導體。7 nm半導體（比其10 nm的前代產品有了重大改進）已經投入生產，並且正在研究製造5 nm半導體的方法。
然而，在這一努力中存在主要瓶頸。現有的PLL需要模擬組件，這些組件通常體積龐大並且設計難以按比例縮小。
岡田賢一教授領導的東京理工大學和Socionext的科學家通過實現「可合成的」分數N PLL來解決此問題，該分數N PLL僅需要數字邏輯門，而無需笨重的模擬組件，因此易於採用傳統的小型集成電路。
Okada及其團隊使用了多種技術來降低其可合成PLL 的所需面積，功耗和抖動（傳輸數位訊號時的不必要的時間波動）。為了減小面積，他們採用了環形振蕩器，這是一種易於縮小的緊湊型振蕩器。為了抑制抖動，他們使用「注入鎖定」來降低此環形振蕩器的相位噪聲（信號中的隨機波動），該過程是使振蕩器與頻率接近（或多個）頻率的外部信號同步的過程。振蕩器—在很寬的頻率範圍內。較低的相位噪聲又降低了功耗。
在許多重要方面，該可合成PLL的設計優於所有其他當前的最新PLL。它以最低的功耗和最小的面積實現了最佳的抖動性能。Okada表示：「核心面積為0.0036 mm2，整個PLL被實現為一種具有單個電源的布局。」 此外，它可以使用標準的數字設計工具進行構建，從而實現快速，省力和低成本的生產，使其在商業上可行。
這種可合成的PLL可以輕鬆地集成到全數字SoC的設計中，並且具有商業可行性，使其對於開發5nm半導體的前沿應用（包括人工智慧，物聯網和許多其他應用）非常有價值。高性能和低功耗將是關鍵要求。但是這項研究的貢獻超出了這些可能性。