邁向5nm、3nm或甚至2nm半導體製程技術之路

2020-11-24 電子發燒友

邁向5nm、3nm或甚至2nm半導體製程技術之路

李倩 發表於 2018-03-30 15:05:22

即使是5nm製程，已經令人難以確定能否從中找到任何優勢了，3nm很可能成為半導體終極先進位程，而2nm似乎太遙遠…

在邁向5nm、3nm或甚至2nm半導體製程技術之路，業界工程師可能有多種選擇，但有些人並不確定他們是否仍能從中找到任何商業利益，甚至是5nm製程。

為了打造尺寸日益縮小的晶片，所需的複雜度與成本越來越高，但卻導致收益遞減。日前於新思科技(Synopsys)用戶大會(SNUG)的一場座談會上，高通公司(Qualcomm)的一位工程師指出，行動處理器的資料速率將在3GHz達到峰值，而功耗和面積增益則從7nm開始縮減。

高通設計技術團隊資深工程總監Paul Penzes指出，由於金屬導線中存在電阻性，使得10nm時速度提升的16%到了7nm時耗盡。此外，從10nm進展到7nm，功耗節省的幅度將從30%縮減到10-25%，面積微縮的幅度也會從37%減少到20-30%。

數十年來，電子產業一直循「摩爾定律」(Moore’s law)所設定的開發藍圖——晶片上可容納的電晶體數量大約每隔兩年增加1倍。其結果是從個人電腦(PC)到智慧型手機等產品的尺寸越來越小、速度越來越快，價格也越來越便宜。

Penzes說：「目前的晶片面積仍然以很高的兩位數持續微縮，但在光罩背後所隱藏的成本增加，意味著實際的成本優勢以及其他進展正開始放緩......目前尚不清楚到了5nm時還能保有什麼。」這表示5nm節點很可能只是7nm的延伸。

來自Synopsys和三星(Samsung)的技術專家表示，當今的FinFET電晶體版本應該還能用於5nm節點。而當進展到低於3.5nm的寬度時，FinFET將會達到極限。

新思科技研究人員兼電晶體專家Victor Moroz說，設計人員可能必須過渡到採用大約三層的橫向納米線堆疊，或稱為「納米矽板」(nano-slabs)。三星則宣布計劃使用閘極全環(GAA)電晶體以實現4nm製程，目標是在2020年投入生產。

新思科技的Munoz表示，到了未來的技術節點，間距微縮將減緩至每世代約0.8倍左右。這將迫使設計人員將7nm時雙鰭、6軌的228nm單元高度結構，在3nm和2nm時縮減到單鰭、5軌的130-100nm結構。

他總結說，使用這種技術，「矽晶似乎就能讓我們安全地微縮至2nm，而在那之後，我們可能就會開始使用石墨烯。」

然而，在最後的問答環節中，一位與會者對於這種單鰭5軌單元的結構表示震驚。

新思科技描繪邁向2nm的通用開發藍圖（來源：Synopsys）

新思科技部門研發總監Henry Sheng表示，更精細製程的複雜度迫使晶片設計師面對日益嚴苛的設計規則。例如，FinFET對於工程師必須追蹤的波形傳播、電遷移和元件變異帶來了新的效應。但他也樂觀地認為，「這些效應最終都將得到解決」。

在這場座談會上的專家們認為，成功最終將取決於代工廠、EDA和設計工程師之間越來越密切的合作。在邁向目標進行時，高通公司認為，為了獲得最佳產能，必須在生產開始之前對其先進設計進行調整，以及更清楚地定義製程節點。

「由於行動處理器的競爭非常激烈，代工廠導入的節點越來越不成熟，」Penzes說：「如果超出了利潤，那麼平均單位成本就會上漲，而變得缺乏競爭力。」

「現在，在了解單元的電氣特性之前，必須先掌握其環境，」他補充說。「即使是10%的變異也可能讓一個新節點的所有優勢盡失，因此，以前存在的所有雜訊都必須克服。」

Penzes指出最近的一些開發工作為此帶來了希望。晶圓代工廠正在尋找以不同速率微縮各種單元的方法，而EDA供應商也承諾改善布線，其方式可能是採用極紫外光微影(EUV)技術。

Moroz表示，工程師們也開始探索其他許多技術，以降低金屬導線上的電阻率，從而為加速取得優勢開啟大門。其方式包括新的結構，例如跨越多個金屬層的梯度和超導孔（super-vias），以及使用鈷(Co)和釕(Ru)等新材料。

為了說明未來即將面對的挑戰，Moroz詳細闡述開發藍圖。 

成功的恆久不變因素仍然是工程師有信心找到解決棘手問題的方法。

例如，三星承諾為搭配EUV的7nm製程制訂規範，並計劃在今年製造晶圓，不過它仍然在等待步進器。Samsung Foundry設計支援副總裁Jongwook Kye在座談會上表示，「只要ASML能夠提供這些工具，我們就會開始投入大量製造。」。

同時，三星也正在試圖為2020年的4nm生產定義新的電晶體。Kyle說：「這是我們在未來幾年內必須克服的挑戰；只要能與工具供應商和其他公司密切合作，我相信我們最終能實現目標。」

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