為什麼說Intel的10nm工藝比別家7nm更先進?(上)

前篇推薦：《同樣是臺積電 7nm，蘋果和華為的 7nm 其實不一樣》EekEETC-電子工程專輯

其實 Intel 的 10nm 工藝是 2、3 年前就已經有國外媒體和機構介紹過的，一直都想整理出來與各位愛好者分享。不過先前忙，始終沒有時間去整理。這次期望抽幾個周末來搞定這篇姍姍來遲的文章。我在想，這種文章理論上的確是定位於像我這樣的半導體技術愛好者，作為拓展見聞的一種方式存在。EekEETC-電子工程專輯

恰巧 Intel 也在 8 月的 Arch Day 2020 舉辦線上活動——是以閉門的形式。會上的重點內容自然就是 Tiger Lake 處理器（Willow Cove 核心）還有 Xe 圖形處理器了。Tiger Lake 的升級重點之一就是 10nm SuperFin 改進版工藝——很多人不知道的是，從 Intel 初代 10nm 工藝問世，到 Ice Lake 應用 10nm+，到這一代 Tiger Lake 已經算是 Intel 的第三代 10nm 技術了，而 10nm SuperFin 大概才是 Intel 真正成熟的 10nm 工藝。EekEETC-電子工程專輯

有關 Willow Cove 處理器核心，以及 Xe GPU 的內容，因為本身也都是很龐大的話題，所以未來會單獨成文（雖然不知道是何年何月）。另外，在本文寫到一半的時候，我發現文章篇幅實在是太長了，所以決定把這篇文章剖成上下兩篇來刊，本文是上篇。EekEETC-電子工程專輯

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這裡提醒一下，某些英文單詞我在文章裡沒有翻譯成中文，是因為我覺得中文的表達可能欠妥，或者有些詞我不知道應該怎麼翻譯成中文。比如我覺得 gate 譯作「柵」其實是挺讓人費解的。所以在我看來，某些東西沒有必要去嘗試理解其中文的表意。比如你知道電晶體的某個部分叫 gate 就可以了，至於這東西究竟算是門、閘還是柵，那都無關緊要。EekEETC-電子工程專輯

一個更為典型的例子，在本文中是 Contact Over Active Gate，我覺得譯作中文以後將讓人非常難以理解。對這個詞而言，你有一定的英文基礎，並且讀到相應位置，應該自然能理解它表達的是什麼意思。EekEETC-電子工程專輯

這裡強調一次，本文的素材主要來自 AnandTech、Wikichip、Semiconductor Engineering，以及 Solid State Technology 和 TechInsights，我對某些內容進行了二次演繹；其中的數據與內容是經過了這些媒體與機構大量努力與研究得到的，這些都不是我的研究成果，我只扮演翻譯、注釋和學習的角色。個人水平有限，存在理解錯誤之處，也歡迎各位指正。EekEETC-電子工程專輯

Intel 的 10nm 工藝最早其實可以追溯到 Cannon Lake 時代——很多對 Intel 產品不熟的人，應該都不知道 Cannon Lake 的存在——這才是 Intel 首款應用了 10nm 工藝的 CPU 產品。那是 2018 年的事情了——Cannon Lake 晶片最早亮相是在 2017 年的 CES 消費電子展上。但因為工藝不成熟，Cannon Lake 始終未能大規模面世——只在極個別的小眾機型上稍稍地露了個面，不僅只有雙核心，而且還禁用了集成的 GPU——很大程度表明良率問題大，Cannon Lake 便神不知鬼不覺地成為了歷史。EekEETC-電子工程專輯

10nm 還算是大規模量產，就要到現在大部分人都知道的 Ice Lake 上了，雖然其實 Ice Lake 也僅是以低壓處理器的面貌出現，主頻也不及 14nm 那麼高。至少表明直到十代酷睿 Ice Lake，Intel 的 10nm 工藝都始終稱不上真正成熟。不過探討 Intel 的 10nm 還是不得不從 Cannon Lake 開始聊。10nm SuperFin 我會放到下篇去談。EekEETC-電子工程專輯

初代 10nm 工藝的電晶體密度

下面這張圖就是當初面世的 Cannon Lake 晶片，來自 TechInsights，數字標註則是由 WikiChip 進行的。這是一顆雙核處理器，核顯部分包含了 40 個 Gen10 執行單元，不過產品面世的時候，核顯是禁用的。右邊那個是 I/O die，左邊主 die 的尺寸是 70.52mm²。EekEETC-電子工程專輯

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來源：TechInsights[9] & Wikichip[4]EekEETC-電子工程專輯

首先來聊下電晶體密度，這好像也是絕大部分愛好者關心的話題。Intel 在 2017 Technology and Manufacturing day 之上呈現的下面這張圖——表明其 10nm 工藝相比 14nm，電晶體密度提升 2.7 倍，達到了 100.8 MTr/mm²（百萬電晶體每平方毫米）。2.7x 這個倍率其實是比過往任何一次工藝節點迭代都更為激進的——很大程度上也被視為 Intel 未能及時達成 10nm 規模化量產目標的很大一部分原因。EekEETC-電子工程專輯

作為對比，這裡可以給出三星和臺積電近代工藝的數字。從 Wikichip 的數據來看，臺積電的 7nm（N7）工藝電晶體密度在 91.2 MTr/mm²（特指高密度單元；另：N7+ 大約是 N7 的1.2倍），5nm（N5）工藝電晶體密度預計為 171.3 MTr/mm²（應該也是指高密度單元）；[10]EekEETC-電子工程專輯

三星這邊， Wikichip 預計其 7nm（7LPP）工藝電晶體密度 95.08 MTr/mm²（HD高密度單元，且為 54nm gate pitch 版，57PP 版會更稀疏），而 5nm 工藝約在 112.79 MTr/mm²（54PP 版）[11]。不過這些數字可能無法直接比較，一方面在於計算電晶體密度的方法；另一方面在於不同的單元庫，即便是同一個廠商的同一代工藝，電晶體密度原本也就是不一樣的。下文會進一步提到這一點。EekEETC-電子工程專輯

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當時 Intel 提出一種新的計算電晶體密度的方法。因為以前更早幾代的工藝，標準單元的設計是大致相似的，所以要算密度就會相對比較容易。比較古老的一種計量密度的方法，其實是用 CPP（contacted poly pitch，即 gate pitch，柵間距）去乘以 metal pitch 最小金屬間距。EekEETC-電子工程專輯

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FinFET 電晶體的 fin 與 gate，來源：Lam ResearchEekEETC-電子工程專輯

到了 FinFET 電晶體時期，增加 fin（鰭）高度、減少 fin 之間的間距就能有效增加驅動電流。驅動電流上去之後，就可以減少 fin 的數量——一個單元減少 fin 的數量，也就實現了金屬 track 的減少，可以降低動態功耗，與此同時確保性能，甚至還能通過一些優化手法來提升速度。EekEETC-電子工程專輯

在金屬 track 減少之後，傳統計算密度的方法其實就不怎麼準確了，因為它其實不能反映單元高度減少這樣的實際結構變化。所以後來有方法是 CPP 乘以 MMP（最小金屬間距），再乘以 Track 數。有關「單元（cell）」的介紹，在本文的下一個段落——它是幾個電晶體組合而成的。EekEETC-電子工程專輯

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Intel 22nm 工藝，fin 與 gate 交錯的電晶體構成的單元（cell）EekEETC-電子工程專輯

但更多的結構優化，比如後文會提到的 COAG 技術進一步降低了單元高度，同時採用 dummy gate 來縮減單元的寬度。那麼在單元寬度、高度同時降低的情況下，上面這種計算方法就又不準確了。所以當時 Intel 引入新的計算密度的方法是這樣的：EekEETC-電子工程專輯

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這個計算等式中，分母部分的單元面積，就是用單元高度乘以單元寬度。Wikichip 在文章中提到，這種計算方法其實不能算新，以前就有人提出過，只不過現在被 Intel 又翻了出來。Wikichip 認為，這種計算方法一方面考慮到了常規縮放（CPP x MMP），另一方面也考慮到了 track 數量的變化；與此同時上面這個等式還考慮到了影響單元寬度的其他優化方案。[2]EekEETC-電子工程專輯

這個等式中出現了兩種常見的標準單元：NAND2 門（2-input 與非門），以及比較大的 scan flip-flop 單元（掃描觸發器）。與此同時，等式將 60% 的權重給了小型邏輯單元，40% 給了複雜單元。EekEETC-電子工程專輯

比如說，NAND2 門是由 4 個電晶體組成的，fin pitch 是 34nm，整個單元的高度是 272nm；gate pitch 是 54nm，則單元寬度為 54 x 3nm；。所以就是 4/[272 x (54 x 3)] = 90.78 MTr/mm²。同理，Scan Flip-Flop 單元的整體密度為 115.74 MTr/mm²。經過加權之後，差不多在 100 MTr/mm² 上下。Intel 的晶片一般包含了更多大型與複雜邏輯單元，所以這個計算方法其實對 Intel 會比較有利。EekEETC-電子工程專輯

但實際上，即便是這個公式也並不能真正徹底反映電晶體密度。典型的比如 SRAM 單元，即處理器的 cache 部分，佔到了 die 的最大一部分。如果將 SRAM 作為計算電晶體密度的組成部分，則數字會不夠靠譜。所以 Intel 此前還表示，除了標電晶體密度之外，還應當標 SRAM 單元尺寸。EekEETC-電子工程專輯

與此同時，晶片上還會有所謂的 dead silicon 作為一種熱緩衝。所以如今的電晶體數字，更多的應當作為一種參考來看，畢竟電晶體並不是以均勻的方式分布在 die 上的。EekEETC-電子工程專輯

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Intel 工藝節點密度，數據來自 AnandTech[1]EekEETC-電子工程專輯

IEDM 2018 大會上，Intel 針對更早的工藝，又給出了一些不同的電晶體密度數字。應該就是針對老版工藝，重新採用 Intel 提出的這種計算方法。EekEETC-電子工程專輯

當時 Intel 還提到，基於功能要求，10nm 工藝有三種不同類型的邏輯單元庫，分別是 HD（高密度，short libraries 短庫）、HP（高性能，mid-height libraries 中等高度庫）、UHP（超高性能，tall libraries 高庫）。越短的單元庫，功耗越低，密度越高，不過峰值性能也越低。EekEETC-電子工程專輯

晶片設計就是多種單元庫的混合，一般來說越短的庫對於那些成本更敏感的應用，或者是 I/O 和 uncore 部分來說，是更為適用的。越大的庫，當然密度就越低，有更高的驅動電流，對於設計中最關鍵的路徑當然就更為可用。EekEETC-電子工程專輯

這三種單元庫的密度自然也是不同的，Intel 列出的 100.8 MTr/mm²，指的其實是 HD 高密度庫（單元高 272nm，8 fins）。其他兩種單元庫的密度分別為：HP（高性能）單元庫密度 80.61 MTr/mm²（單元高 340nm，10 fins）；UHP（超高性能）單元庫電晶體密度 67.18 MTr/mm²（單元高408nm，12 fins）。EekEETC-電子工程專輯

不同單元庫在尺寸上的差異，主要是由每個單元的 fin（鰭）數量差異導致的。Fin 數量不同，單元高度就不同；對於更高的性能而言，更多的 fin 就支持更高的驅動電流，即以功耗和面積為代價。下面這張圖是 WikiChip 呈現這三種庫功耗與性能方面的關係的。EekEETC-電子工程專輯

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來源：Wikichip[3]EekEETC-電子工程專輯

所以，HD 單元主要為那些非性能相關的部分準備，HP 單元應用在絕大部分需要性能的部分，而 UHP 單元針對關鍵路徑。所以最終一顆晶片的密度怎樣，其實很大程度取決於不同部分的設計採用何種單元，及其佔地面積是多大。EekEETC-電子工程專輯

電晶體的變化

一個電晶體，源極（source）到漏極（drain），即是嵌入在氧化物（oxide，藍色部分）中的 fin（鰭，灰色部分），穿過 gate（柵，綠色部分）。這其中的一個關鍵參數，就是 fin 高度，fin 寬度，以及 gate 長度。所謂工藝的進化，就是要讓這幾個參數儘可能變小，與此同時保證速度性能表現。EekEETC-電子工程專輯

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Intel 的 22nm 工藝時期就採用一種所謂的 tri-gate（三柵）電晶體，包含了多個 fin，為實現更好的性能，增加總的驅動電流。EekEETC-電子工程專輯

Fin pitch（鰭之間的間距）是衡量工藝先進性的一個重要參數。另外，如果一個 fin 穿過多個 gate，則 gate pitch（柵間距）也需要考慮進來。EekEETC-電子工程專輯

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Fin 實際上長上圖這樣，這是一個剖面圖——第二張圖助於理解。這張圖中，Intel 展示了 22nm 到 14nm，fin 高度變高了，fin 寬度縮減，fin pitch 當然也更短了。另外 fin 嵌入到 gate 中的部分也更多了。Fin 與 metal gate 的接觸面更大，fin 本身與 fin pitch 更小，那麼漏電流就更小，性能也越出色。整體上就是為了增加驅動電流，與此同時處理好寄生電容和柵電容（gate capacitance）的問題。EekEETC-電子工程專輯

而在 10nm 工藝上，Intel 對 fin 的設計還是比較激進的（至少相比 14nm），其變化情況如下：EekEETC-電子工程專輯

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這裡的 gate 長度，注意是下圖中的 Lg，而不是 WgEekEETC-電子工程專輯

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來源：Wikichip[2]EekEETC-電子工程專輯

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給出各部分參數示意參考，來源：Semiwiki[12]EekEETC-電子工程專輯

IEDM 2017 大會上，Intel 表示 10nm 工藝的電晶體 fin 高度在 43-54nm（官方數字 46nm），原本上一代工藝是 42nm，fin 與 gate 的接觸面更大。Fin 高度可以根據電晶體的需要做調整。Fin 寬度則從 8nm 降至 7nm——看看，在 10nm 工藝下其實是有某個參數在 10nm 以下的。如此一來 gate 的寬度達到了大約 100nm。EekEETC-電子工程專輯

Fin pitch 部分，Intel 的 10nm 工藝是從 42nm 縮減至 34nm。Fin pitch 縮減的技術挑戰越來越大，此處是應用了 SAQP（Self-Aligned Quad Patterning，自對準四重曝光）技術的。這應該也算是眾所周知的了。EekEETC-電子工程專輯

Wikichip 針對 SAQP 的簡短解釋：先有兩層犧牲層（sacrificial layers），以 136nm 的間距做第一層曝光。隨後對 spacer 層（間隔層）進行沉積和蝕刻，移除第一層犧牲層，蝕刻到第二層犧牲層，就有了 68nm 間距。然後再對第二層間隔層進行沉積和蝕刻，移除第二層犧牲層，在 fin 上蝕刻，移除第二層間隔層，就能獲得 1/4 的間距了。總共 4 道額外的工序，包括三次蝕刻，一次沉積。EekEETC-電子工程專輯

對於製造工藝來說，增加更多的步驟，生產時間就會更久，產量會有損失。最終 Intel 的 10nm 初代工藝的 fin 長下面這樣，其中加入了與初代 22nm FinFET 工藝的對比。EekEETC-電子工程專輯

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雖說看起來好像也沒什麼，但如此一來，fin 就能以更為密集的方式製造出來了，而且和 gate 之間能有更大的接觸面積。這對於驅動電流會有幫助。EekEETC-電子工程專輯

Fin 與凹槽（gate 下面的那個灰色區域）的接觸區域其實也很重要，其中的接觸電阻是需要考慮的問題。Intel 在 10nm 工藝中，將這部分的鎢材料換成了鈷，據說這種材料能夠實現線路電阻 60% 的縮減。EekEETC-電子工程專輯

另外，Intel 還圍繞源極和漏極外延部分，增加了保形鈦層（conformal titanium layer）；並且針對 pMOS 外延層增加了一個單矽化鎳層，降低接觸電阻。Intel 宣稱此舉可以達成 1.5 倍的接觸電阻降低。[7]EekEETC-電子工程專輯

電晶體還有一些別的改進，不過綜合包括 Wikichip、AnandTech、Semiconductor Engineering 與 Solid State Technology 幾家機構的介紹，其中一些我並不是很理解，有興趣的同學請移步文末給的連結——這裡我也稍微給出一些我個人的理解，可能存在錯誤。Wikichip 在文章中提到說，10nm 節點上，最小的 gate 長度（length）是 18nm，而 gate pitch 為 54nm。這其中是第七代應變矽（strain silicon）外加個 stresser——這個 stresser 我覺得可能是指的應力層，或者某種應激的介質？且 Intel 在此還引入了新的 ILD0（第一介電質層）stresser，貫穿 gate，與 fin 相交處，用以加強 nMOS 電晶體的驅動電流。[2]EekEETC-電子工程專輯

與此同時，在 gate pitch 逐漸變小的過程中，gate 與 contact（這裡的 contact 應該是與上層 MOL 之間的 contact，不過好像 gate 整個外層都應該有個 spacer 層，所以或許也相關於 gate 與 fin 的 contact）之間的空間變得越來越侷促，其中的 spacer 層也就變得更小了。也就是說，contact 與 gate 之間的寄生電容對電晶體性能的影響也越來越大。Intel 的 22nm 工藝就開始採用 low-k（低介電常數）的 spacer，而在 10nm 工藝上，Intel 表示這裡的 spacer 有更低的介電常數，相比上一代降低 10% 的電容。[2]EekEETC-電子工程專輯

上面所有這些工程方面的努力，帶來的自然就是相比 14nm 比較大幅度的提升了。nMOS 驅動電流（IDSAT，工作在飽和區的電流驅動能力）提升 71%，供電電壓 0.7V 時驅動電流每微米 1.8mA，Ioff（關斷電流）每微米 10nA。nMOS 的 IDLIN（工作在線性電流特性區的電流驅動能力）為每微米 0.475mA，相比 14nm FinFET 電晶體表現有 100% 的提升。EekEETC-電子工程專輯

而在 pMOS 這塊，0.7V 供電電壓驅動電流每微米 1.55mA，每微米 Ioff 則為 10nA，pMOS IDLIN 每微米 0.325mA；相比 14nm 提升 55%。[2]EekEETC-電子工程專輯

單元庫

一個單元，實際上就是幾個 fin 與 gate 的組合。每個單元都需要在上下端接地和電源。然後單元本身做各種混合搭配。前文就展示過一張 Intel 22nm 工藝的 SEM 圖，那張圖展示的單元有 6 個 fin 的，也有 2 個 fin 的，另外也有不同長度的 gate。EekEETC-電子工程專輯

在每個單元中，有通電流的 active fin，還有作為間隔存在的 inactive fin。Intel 最高密度單元（HD），總共會有 8 個 fin，其中僅有 5 個是 active fin。EekEETC-電子工程專輯

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來源：Wikichip[3]EekEETC-電子工程專輯

這種單元庫主要是為成本敏感型應用準備的，這些應用要求較高的密度，或者對性能沒有太高要求，典型的比如 I/O。這 8 個 fin，兩個 active 'P' fin，兩個 active 'N' fin，外加一個可選的 active 'N' fin——針對的是各種有先後順序的邏輯功能，比如說與非門接或非門。EekEETC-電子工程專輯

還有其他類型的單元庫，HP（高性能）與 UHP（超高性能），分別有 10 個和 12 個 fin。這兩者都有一個額外的 P fin 和一個額外的 N fin，這兩者能夠幫助提供更大的驅動電流，在一定程度犧牲效率的情況下達到更好的峰值性能。而單元高度，也就是用 fin pitch（fin 之間的間距）去乘以 fin 的數量。EekEETC-電子工程專輯

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來源：Wikichip[3]EekEETC-電子工程專輯

值得一提的是，圖中虛化了的 fin，在設計中通常也是存在的，在設計中作為 dummy fin 存在。EekEETC-電子工程專輯

衡量密度的一個方法，前文就提到是將 gate pitch（柵之間的間距，或者叫 CPP, contact poly pitch）去乘以 fin pitch（MMP, minimum metal pitch 最小金屬間距）。這個參數會比 10nm、7nm 這種用於市場宣傳的節點數字，更能夠表達工藝先進性，雖然如前文提到的，這也已經不足以描述現如今的電晶體密度了。EekEETC-電子工程專輯

其實單純用這種方式去衡量密度的話，實際上臺積電的 7nm 和三星的 7nm 都比 Intel 的 10nm 略微更密一些。這應該也是 Intel 期望重新定義電晶體密度計算方法的原因。不過這種算法的確沒有考慮到不同高度單元庫的差異。另外，單元庫的大小其實也的確並非唯一需要考慮的問題。EekEETC-電子工程專輯

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來源：AnandTech[1]EekEETC-電子工程專輯

值得一提的是，Intel 10nm 工藝的 SRAM 單元縮減至 0.6 倍。高性能單元（Pull-Up:Pass-Gate:Pull-Down 電晶體比例為 1:1:1）從原先的 0.0499μm² 縮減至 0.0312μm²；而高性能單元面積縮減至 0.0441μm²。Wikichip 有做一張點陣圖，展示每一代節點 SRAM 單元尺寸的歷史變遷，整體上還是摩爾定律的大趨勢，不過的確在這兩代有了顯著的速度放緩（而且實際就年份來看，那就更是速度上的放緩了）。[2]EekEETC-電子工程專輯

提升密度的 Hyperscaling

Intel 在 10nm 工藝介紹時提出了一個新的營銷詞彙叫 hyperscaling，大致上就是指大肆增加電晶體密度的方案。除了電晶體本身各長寬高、間距之類的縮減外，還包括了兩個比較重要的方案，分別是 dummy gate 和 COAG。EekEETC-電子工程專輯

dummy gate

在單元庫之間，會有幾個 dummy gate，主要用於間隔。Intel 的 14nm 設計中，每個單元的兩端都會有 dummy gate，也就是說兩個相鄰的單元之間，就會有兩個 dummy gate。而 Intel 的 10nm 工藝，兩個相鄰的單元則可以共享一個 dummy gate。EekEETC-電子工程專輯

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這一點對密度提升一定是有好處的，如上圖所示，Intel 宣稱能有 20% 的空間節約。從 Intel 在前兩年 ISSCC 展示的圖片來看，這部分可能並不是真正的 gate，而是個蝕刻比較深的凹槽間隔。早前 TechInsights 就發現三星在 10nm 工藝中也曾經採用這種方法來隔離單元。EekEETC-電子工程專輯

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三星 10nm 工藝中的 dummy gate，來源：TechInsights via Solid State Technology[7]EekEETC-電子工程專輯

COAG（Contact Over Active Gate）

在一個電晶體內，gate contact（柵接觸點）是源極（source）到漏極（drain）電流的控制點；gate contact 就連接上層的 via 導孔了。一般來說，gate contact 會伸到單元之外的地方（雖然 gate contact 也是在上方）。EekEETC-電子工程專輯

這是需要額外空間的。Intel 10nm 採用了一種名為 COAG 的方法，把 gate contact 直接放到電晶體"active"區域的上方。EekEETC-電子工程專輯

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這種改變還是頗為複雜的。有報導說 COAG 是 Intel 10nm 工藝中比較冒進的一部分，而且雖然 Intel 的確做到了，但可靠性不及預期。EekEETC-電子工程專輯

這種工藝包括，針對 diffusion contact（源極/漏極觸點）與 gate contact，要採用自對準觸點工藝流程。實際上，Intel 已經在 22nm 節點上採用了自對準 diffusion contact，所以這次的工藝也算是個擴展。具體是怎麼做的，這裡就不具體寫了，有興趣的同學可以去看 Solid State Technology 和 Wikichip 的文章[2][7]。EekEETC-電子工程專輯

這部分就給製造過程增加了多個步驟。在面積方面能帶來大約 10% 的收益。EekEETC-電子工程專輯

AnandTech 早前與 Intel 的採訪可知，Cannon Lake 之上的 COAG 設計可能僅應用於低功耗/低性能設計，或者高性能/超高功耗設計——而沒有更偏中等的設計。[1]EekEETC-電子工程專輯

所以總的來說，基於上述 CPP 與 MMP 的調整，以及 dummy gate、COAG 的這些設計，Intel 表示初代 10nm 工藝相比 14nm 達到了 0.37x。EekEETC-電子工程專輯

鈷材料的應用

隨著工藝節點推進，上層的 interconnect 層，導線也在變小。導線變小的另一個問題是：當電子穿過更小截面積的導線時，會導致電阻的增加。這兩者之間的關係是成反比：EekEETC-電子工程專輯

導線的電阻 = 電阻率 x（長度/截面積）EekEETC-電子工程專輯

理想情況下，截面積變小，那麼就需要用更低導電率的金屬。另一方面，更大的驅動電流，本身會帶來電遷移之類的連鎖效應。EekEETC-電子工程專輯

所以 Intel 針對更低層的金屬層，也就是最細的導線換用了鈷。鈷的電阻率實際上是高於銅的，將近 4 倍差異。那麼為什麼還要換成鈷呢？銅原本作為一種常規材料，主要在：電阻率低、縮放性好。EekEETC-電子工程專輯

20 多年前的 IEDM 1997 大會上，IBM 宣布計劃在製造過程中融入銅 BEOL 技術。於是 1998 年的 180nm 工藝中，IBM 就將鋁互聯換成了銅互聯——主要是因為其低很多的電阻率、更高的可擴展性以及更高的電流密度能力性能。EekEETC-電子工程專輯

銅的電阻率是低於鋁、鎢、鈷這些材料的。而銅在當代被替換，主要問題在電遷移（Electromigration）。電遷移，發生在金屬結構中高速電子撞擊金屬原子時，金屬原子產生定向擴散，導體某些部位產生空洞或晶須。通常這不是什麼大問題，但在電流增加、截面積減小後，更多電子的存在可能會成為一個問題。越多原子偏移位置，導線電阻就越高，直到完全斷連。電遷移更多發生在金屬的晶粒邊界，以及平均自由程（mean free path）比較長的時候（平均自由程是指電子在兩次連續碰撞之間，可能通過的各段路線長度的平均值）。EekEETC-電子工程專輯

在具體實施中，針對電遷移問題，其實工程師們還是做了比較多的努力的。包括增加擴散阻隔層（diffusion barrier）以及襯墊（liner）。EekEETC-電子工程專輯

（貌似在 20nm 工藝時期，liner 就已經採用鈷材料，更早以前是鉭；早前曾有建議 liner 用釕的，但工藝上有難度。另外 TechInsights 的報告中說，在 Cannon Lake 處理器的更底層檢測到了釕[9]：Intel 並沒有透露這方面的信息。美國應用材料先前在演講中也提到過釕，IBM、三星、GloblFoundries 此前也探討過 7nm 以下工藝應用釕和鈷的可行性。Wikichip 猜測，M2/M3/M4 金屬層可能用到了釕[4]）EekEETC-電子工程專輯

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來源：Wikichip[2]EekEETC-電子工程專輯

阻隔層的材料可能是矽/鉭氮化物。阻隔層用於阻止金屬擴散到電介質；襯墊則可理解為將擴展阻隔層和銅「粘合」起來。EekEETC-電子工程專輯

當銅線寬度確定後，其中一部分是需要被  barrier 與 liner 佔據的，也就是說實際銅的截面更小。隨著導線的進一步縮小，高電阻率的 liner 和 barrier 基本保持不變（因為要令其厚度變低非常難），則銅的截面積就要變得更更小，而 barrier 層則逐漸佔據 interconnect 越來越大的部分，甚至極大影響導線的電阻率。那麼銅線在傳遞信號時，就成為當代處理器的一大瓶頸。EekEETC-電子工程專輯

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來源：Lam Research via Semiconductor Engineering[6]EekEETC-電子工程專輯

Lam Research 先前呈現的數據如上圖，線寬越小，銅線電阻也就隨之飆升。EekEETC-電子工程專輯

於是鈷成為多方面比銅更能勝任的材料。雖然鈷的電阻率高 4 倍，但鈷的特性決定了阻隔層僅需 1nm（這一點應該是美國應用材料的某種專利技術）。這樣一來導線更大一部分可以被鈷本身佔據。如此，鈷導線可以在寬度上做得更小。同時平均自由程也更短，從 40nm 降到少於 10nm，那麼電遷移的問題就比較小了。Semiconductor Engineering 報導中，美國應用材料提到：「當（線寬）小於電子平均自由程的時候，材料界面和晶粒邊界就會發生很大的（電子）擴散，導致電阻增加。」[6]在 10-15nm 這個線寬區間內，鈷自然就有著更低的電阻。EekEETC-電子工程專輯

（補充說明：能夠把阻隔層做薄，其實與工藝流程也有關。後文還會提到，某些部分的鎢材料也會替換成鈷。對於鎢而言，其最初材料其實是六氟化鎢，剝離氟元素是在沉積工藝階段進行的——為了阻止氟汙染 work-function metal 金屬，就需要較厚的一層 TiN 氮化鈦阻隔層；而美國應用材料在鈷填充的工藝流程上有一些專利，可以讓阻隔層做得非常薄，所以鈷成為一個很好的選擇。）EekEETC-電子工程專輯

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來源：Lam Research via Semiconductor Engineering[6]EekEETC-電子工程專輯

不過鈷並不會應用到所有金屬互聯層：當導線寬度足夠寬的時候，傳統的銅有著更低的電阻率，顯然是更合適的方案。Intel 的 10nm 金屬堆棧有 13 層，比 14nm 多了一層，比 22nm 多了兩層。EekEETC-電子工程專輯

對於 M0、M1 這樣底層的金屬層才會用到鈷。Intel 宣稱層到層電阻，鈷能夠達成 2 倍的降低；而在層內部，在電遷移問題上，鈷有著 5-10 倍的提升。EekEETC-電子工程專輯

實際上，在 7nm 節點階段沒有將銅替換成鈷的製造廠，應該還是因為其電阻率本身就比較高的關係——而且他們有各自針對銅的優化方案。Semiconductor Engineering 此前報導說，IBM 先前就表示，對鈷互聯的評估發現，電阻仍然不理想[5]。Wikichip 則在報導中說，IBM/Globalfoundires 曾提出採用 TaN/Ru 阻隔層或者是 tCoSFB（Through-Cobalt Self Forming Barrier），可以做到最薄的阻隔層，令銅導線在電阻方面，可優於鈷和釕[3]。EekEETC-電子工程專輯

未來鈷的使用可能會越來越往 interconnect 的上層走，或者如 TechInsights 所說，釕可能會佔據一席之地[9]。EekEETC-電子工程專輯

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來源：美國應用材料 via Semiconductor Engineering[6]EekEETC-電子工程專輯

除此之外，鈷的應用不僅限於 interconnect 走線部分。從 22nm 開始，除了電晶體和 interconnect 之外，中間還多了個 MOL（middle-of-line）層，是把電晶體與 interconnect 連接起來的部分（如上圖）。MOL 主體上包含了上層級和下層級。上層都是一些小的 contact 觸點——這些 contact 本身是帶空隙的 3D 結構。空隙原本是用鎢做填充的（tungsten plug），鎢為 interconnect 和電晶體起到了電連接的作用。EekEETC-電子工程專輯

隨著節點推進，這部分鎢以及結構內的材料尺寸也在變小。這會導致接觸電阻（contact resistance）問題。所以在 MOL 層，能夠最大化導體容量就成為目標了。針對這個問題，美國應用材料曾經開發過一種金屬有機化合物鎢薄層（metal-organic tungsten film），這層薄層是用來替代阻隔層（和 nucleation layer），這樣也就增加了鎢的整體量，降低接觸電阻。EekEETC-電子工程專輯

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前面提到 MOL 層還有個下層級，下層有單獨的 contact，連接到電晶體之上的接合點（好像包含了前文提到的 gate contact）。這個 contact 內部主要也是鎢。在體積縮減的過程裡，會產生「肖特基勢壘（Schottky barrier）」，也就是電阻增加。解決方案就是把鎢換成鈷。不過在具體填充工藝上，對製造成本實際上也是有影響的。EekEETC-電子工程專輯

這裡就不深入了，有關這部分其實我查了挺多資料的，某些看不懂。鈷對鎢的替換問題，除了前文提到的兩個，有一些部分我並不是很確定，可能還包括了 gate 本身的填充——這個問題會更為複雜，從 Wikichip 文章的表達來看，Intel 10nm 的 gate 仍然用了鎢。EekEETC-電子工程專輯

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關於 gate 部分的材料替換，來源：美國應用材料 via Electronic Engineering Journal[8]EekEETC-電子工程專輯

不過總的來說，無論是用鈷替換 interconnect 的銅，還是替換 MOL 層 contact 核心部分的鎢，或者替換 fin 與凹槽接觸區域的鎢（Wikichip 還在文章中提到，Intel 在貫穿 M2-M5 的披覆層（cladding layer）也用了鈷），其本質都是在工藝節點逐漸變小，整個集成電路各部分都變小的過程中，銅、鎢這些材料，因為某些原因體積變得過小（可能與各種蝕刻、沉積的工藝流程相關，包括阻隔層太厚，擠佔了銅、鎢這些材料本身的空間），因此電阻增大。EekEETC-電子工程專輯

因此將這些材料換成鈷，鈷能夠以更大的體積存在於整個晶片上，對各部分接觸電阻、這電阻那電阻的縮減都有價值。雖然像前文提到的那樣，可能銅的解決方案本身還是有深挖掘的價值。EekEETC-電子工程專輯

供電的變化

就標準單元（Std Cell）的設計，供電通常是由 EDA 工具去搞定的，這肯定是比手動布置要快多了。但在電晶體密度提升的情況下，Intel 就需要和 EDA 工具提供商合作，將電力輸送應用到 block 級別，以及不同的單元排列。這其中要應用不少優化方案。EekEETC-電子工程專輯

一枚常規的晶片，前文就提到了，用於傳送數據和電力的叫 interconnect 互聯層或者金屬層。這些金屬層就被稱作 metallization stack，並且構成了 BEOL（back-end of line）的一部分，這些是可以獨立於電晶體設計之外的。EekEETC-電子工程專輯

Intel 的 10nm 金屬堆棧有 13 層，比 14nm 多了一層，比 22nm 多了兩層。Intel 的金屬堆疊官方設計規格如下：EekEETC-電子工程專輯

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最底下的兩個金屬層用到了四重曝光；M2-M5，以及 gate，則採用雙重曝光即可，來源：Wikichip[2]EekEETC-電子工程專輯

其中鈷（Cobalt）材料，用 Wikichip 的話來說，是一種 barrier-less 的導體。它不需要用到像銅那麼厚的 barrier 阻隔層——這一點在前文其實已經提到過了。EekEETC-電子工程專輯

在每一層布局金屬線，與打造 fin 和溝槽什麼的還是不一樣的。以正確的方式接合這些金屬電線在設計上自然也很重要。每個單元的電樁（power stub）通常在角落位置，通過 Metal 1 層，把單元連接到 Metal 2 層。所以電樁原本是與單元處在同一個級別的，也就是所謂的 cell level 。Intel 對此作了變動，通過分辨共同的單元組，將其放到最佳位置，也就把電樁從 cell level 上升到了 block level。EekEETC-電子工程專輯

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來源：Wikichip[3]EekEETC-電子工程專輯

通過手動布線來完成這個方案當然是可以的，但那就太浪費時間了。Intel 在這個問題上選擇了與 EDA 工具製造商合作，開發所謂「block aware」的自動化，所以這個過程就能完全在工具中完成了。這個方案也能夠讓 Metal 1 層變得更稀疏一些，也能夠提升單元層級的密度。EekEETC-電子工程專輯

要實現這種方案，單元的 gate pitch 和 Metal 1 layer pitch 就需要相應地對齊。從上面的那張表來看，gate pitch（CPP）是 54nm，M1 pitch 僅 36nm，這兩者是不相等的。不過這兩者是 3:2 的比例。雖然仍然可能存在對不齊的情況，但這是發生在 block level 層級的。EDA 工具就需要解決這樣的問題，通常是通過增加間隔的方式，但這樣也會相應的降低密度。EekEETC-電子工程專輯

Intel 的解決方案是針對整個單元庫，產出兩種格式，一種是未對齊觸點的單元，還有一種是對齊了觸點的單元。如果 EDA 工具能夠理解這兩種不同單元的存在，就能根據不同的位置來安排單元庫，也就能夠儘可能降低對密度的影響了。所以在這個過程裡，「alignment aware」（具有對齊意識）這一特性就顯得很重要。Intel 宣稱這套方案能夠達成 5-10% 的密度提升。EekEETC-電子工程專輯

這種方案預期在 Intel 所有的產品上都會有所應用。這部分 Wikichip 還有更詳細的介紹，可參見參考來源[3]。EekEETC-電子工程專輯

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在 Intel 最初的預期中，10nm 和 10nm+ 工藝電晶體性能會弱於 14nm++。Cannon Lake 就是初代 10nm 工藝了，而理論上 Ice Lake 應用的就是 10nm+ 工藝——基本也符合預期。十代酷睿處理器產品的兩個系列，還在應用 14nm 的 Comet Lake，和已經應用了 10nm 的 Ice Lake，顯然是前者性能更好（雖然在低壓處理器上，Ice Lake 配備了圖形性能明顯更好的核顯）。EekEETC-電子工程專輯

前不久 Intel 剛剛發布的 Tiger Lake 應用的實際上就是 10nm++ 工藝，不過 Intel 已經將其更名為 10nm SuperFin 了。從 Tiger Lake 已經發布 CPU 產品的最高主頻來看，10nm SuperFin 實際上在性能上也的確達到了預期，所以 Tiger Lake-U 的頻率已經明顯比 Ice Lake 高，且全面超越了 Comet Lake。可以認為 10nm SuperFin 是 Intel 真正成熟的 10nm 工藝。EekEETC-電子工程專輯

不過這部分我們就放到下篇去說吧，感覺這篇文章的長度有點過長了——突然又覺得，就當代成熟的10nm來看，下篇大概才更有價值吧，這個上篇就算是個歷史回顧了。下篇如果有可能的話，我會嘗試針對 Intel 的 10nm SuperFin 工藝與臺積電、三星的 7nm 乃至 5nm 工藝，在某些維度上做比較。不過鑑於 9 月非常忙碌，所以下篇產出的時間未定。EekEETC-電子工程專輯

再次說明，本文的主體資料來自 AnandTech、Wikichip、Semiconductor Engineering，以及 Solid State Technology 和 TechInsights，參考文章連結在文末。這些資料，濃縮了諸多專家、編輯的心血，我在這裡只扮演翻譯、學習，並且部分注釋的角色。EekEETC-電子工程專輯

個人不參與生產，對國外這些文獻的理解，也是基於此前自己的積累。其中有一些知識盲區，所以文章難免存在錯誤。貽笑大方之處還請各位見諒和指正。EekEETC-電子工程專輯

參考來源：

[1] Intel's 10nm Cannon Lake and Core i3-8121U Deep Dive Review - AnandTechEekEETC-電子工程專輯

[2] IEDM 2017 + ISSCC 2018: Intel’s 10nm, switching to cobalt interconnects - WikichipEekEETC-電子工程專輯

[3] IEDM 2018: Intel’s 10nm Standard Cell Library and Power Delivery - WikichipEekEETC-電子工程專輯

[4] A Look at Intel’s 10nm Std Cell as TechInsights Reports on the i3-8121U, finds Ruthenium - WikichipEekEETC-電子工程專輯

[5] The Race To 10/7nm - Semiconductor EngineeringEekEETC-電子工程專輯

[6] Dealing With Resistance In Chips - Semiconductor EngineeringEekEETC-電子工程專輯

[7] IEDM 2017: Intel’s 10nm Platform Process - Solid State TechnologyEekEETC-電子工程專輯

[8] Cobalt Bumping Tungsten? - Electronic Enginerring JournalEekEETC-電子工程專輯

[9] Intel 10 nm Logic Process Analysis (Cannon Lake) - TechInsightsEekEETC-電子工程專輯

[10] Samsung Ramps 7nm, Preps 5nm, And Adds 6nm – WikichipEekEETC-電子工程專輯

[11] TSMC Details 5nm – WikichipEekEETC-電子工程專輯

[12] IEDM 2017 – Intel Versus GLOBALFOUNDRIES at the Leading Edge – SemiwikiEekEETC-電子工程專輯

（本文授權轉載麵包板明星博主「歐陽洋蔥」，僅代表作者觀點，電子工程專輯對文中陳述、觀點判斷保持中立）EekEETC-電子工程專輯

責編：Yvonne GengEekEETC-電子工程專輯