0 引言
2008年ARIKAN E提出了信道極化的概念並對信道極化現象進行了詳細的描述［1］。極化碼的主要過程是在編碼系統中通過對信道進行結合與拆分，然後在其中選擇好的部分信道來進行有效數據的傳輸。極化碼被嚴格證明有以下兩個特性：一是基於信道極化現象存在；二是在碼長為無限長時，其信道容量可達香農極限。相比於經典的Turbo碼與LDPC碼，極化碼具有更低的誤碼率和複雜度以及更高的吞吐率［2-3］。
極化碼的解碼算法研究近年來發展迅速，其中成為研究熱點的連續刪除（Successive Cancellation，SC）解碼算法的基本思想是通過對信息位的比特似然概率值的判斷來進行解碼。但由於在解碼時前一個解碼值會對之後的解碼值造成影響，因此導致解碼性能較差［4］。在此基礎上改進的序列連續刪除（Successive Cancellation List，SCL）算法能在計算複雜度與空間複雜度之間實現更好的平衡［5］，相比於在軟體上實現該算法，在FPGA上進行SCL解碼可以使解碼速度進一步加快［6］。目前極化碼各方面都已經取得了碩果，但是在FPGA上的解碼實現仍然存在著解碼效率和吞吐率不夠高等問題［6］。因此本文針對極化碼的SCL解碼算法進行了研究和優化，減少資源消耗同時提高解碼效率；針對FPGA上的解碼器設計進行了定點量化的改進；最後在Xilinx的VC707開發板上進行了解碼器的實現與性能分析。實驗結果表明解碼器在碼長為512時解碼效率為143.988 MHz，吞吐率達到了28.79 Mb/s，具有較強的工程使用價值。
1 極化碼的SCL解碼算法
SCL解碼算法實質是對SC解碼算法的推廣，SC解碼算法的基本思想是通過對每個傳輸碼字的LLR（對數似然比值）進行判斷譯出碼字，LLR的定義如式（1）所示。
圖1所示為SC解碼路徑示意圖，由示意圖和LLR計算公式可以看出SC解碼在解碼過程中前一個解碼值與之後的解碼值相互關聯，這將對其解碼算法的性能造成影響。
如圖2所示的SCL解碼過程中，傳輸的碼字為1010，其中前兩位為固定比特，後兩位為信息比特。傳輸碼字從根節點出發向下擴展，可以得到相應的PM值，一直擴展到4條路徑，此時取出PM值較小的兩條路徑繼續擴展，其餘路徑刪除，因此最終只有4條路徑，其中最後算出的PM值最小的相應路徑即為解碼結果。圖2中曲線代表此次PM值最小路徑為1010，解碼結果正確。
2 SCL解碼的優化與設計
SCL解碼算法的核心依然是SC解碼算法，但其性能優於SC解碼算法。在FPGA上進行SCL解碼算法的實現會遇到如何提高解碼效率和吞吐率以及如何合理利用FPGA片上資源等挑戰。針對SCL解碼算法的優化可以在基於其具有的遞歸結構下對解碼計算過程進行簡化，針對FPGA上的解碼器設計可在運算過程中對浮點數進行量化，更有利於硬體實現。
2.1 SCL解碼算法系統設計
圖3所示為本文所設計的SCL解碼系統圖，針對在SCL解碼的過程中有可能出現最小PM值路徑解碼不是正確解碼的情況，可以通過採用文獻［8］中的增加循環冗餘校驗（Cyclic Redundancy Check，CRC）輔助的方法來進行解決。在編碼系統中先對源碼進行校驗碼的添加，然後進行極化碼的編碼生成相應的碼字進行傳輸。解碼系統在FPGA上使用設計的解碼器對傳輸過來的碼字進行極化碼解碼以及校驗碼校驗，在解碼最後階段的路徑選擇時從最小PM值逐條校驗，一旦出現校驗通過的路徑即為解碼結果。
2.2 SCL解碼算法優化
SCL解碼過程實質是L個SC解碼算法同時進行，圖4所示為碼長為8時的SC解碼算法遞歸流程圖，圖中傳遞的信息均為LLR，其中S代表計算層數，i代表相應碼字標號。
在SC解碼算法中，LLR的計算公式如下：
2.3 FPGA中實現算法的改進
在圖4所示的SC解碼算法流程圖中實線部分代表執行的f函數，虛線部分代表執行的g函數。分別定義如下：
在SCL解碼過程中的LLR計算值均為浮點數，直接在FPGA中計算會使得解碼複雜度較高，因此將浮點數進行定點量化轉變成定點數，定點量化的結果通過（O，R，D）來表示，定義如表1所示。
對f函數進行改進之後，解碼過程中的計算不再涉及乘除法，因此信道輸出和LLR的小數位數可以一致。由於採用定點量化用量化值代替了原始值，必定會對解碼結果造成一定影響，因此選擇合適的量化比特數和小數位數尤為重要。通過對信道輸出值以及運算過程中的對數似然比值進行詳細的分析以及對比實驗，選出了三種如下較好的量化方式。圖5所示為量化前後的BER曲線圖。
如圖5所示的三種量化方式相比，（4，4，0）由於LLR量化的比特數過小，導致效果不是很理想。（4，5，0）和（5，6，1）的量化選擇基本沒有降低SCL的解碼性能，而（4，5，0）這種沒有小數位的量化選擇更有利於在FPGA上進行計算，因此解碼器的設計選用（4，5，0）的量化方式。
3 解碼硬體平臺與解碼測試結果
3.1 硬體平臺選擇
本文選擇在Xilinx的VC707開發板上對解碼器進行實現。該開發板的主晶片為XC7VX485T，包含有485 760個邏輯單元、2 800個DSP Slice、37 080 KB內存以及700個I/O引腳等資源。其最高運行頻率可以達到741 MHz，可以用來實現極化碼的解碼。圖6為該評估板實物圖。
3.2 解碼的仿真與測試
為了對SCL和SC算法進行對比以及選擇一個合適的路徑刪減值L，在解碼器編寫前對各L值下的SCL算法進行了MATLAB仿真，仿真結果如圖7所示。
由圖7可知當L=1和L=2時誤比特率差別較大，再繼續加大L值時雖然可以使誤比特率進一步降低，但是差別已經沒有那麼明顯，為了在FPGA上能夠更容易實現SCL算法，選擇L=2來進行路徑刪減實現算法。
接著對解碼器的正確性進行驗證，先通過ModelSim仿真軟體對解碼器進行硬體仿真。然後使用ISE軟體帶有的Chipscope在線邏輯分析儀去抓取在FPGA上的解碼結果，通過硬體仿真結果與FPGA上的解碼結果對比來驗證解碼的正確性。
如圖8所示上半部分為在ModelSim上碼長為64時的仿真結果，data_u_out和data_uhat_out分別為輸入源碼字和解碼仿真結果。下半部分為使用Chipscope抓取的FPGA中運行結果波形圖，data_u和data_uhat分別為輸入源碼字和實際解碼結果。輸入源碼中有一半碼字為固定比特，因此有效碼字只有32位。由圖8可以看出源碼字和仿真結果以及FPGA解碼結果均為69ab4d68，因此本次解碼結果正確。
圖9和圖10所示分別為碼長為128和512時的仿真結果和解碼結果波形圖。在抓取512碼長的波形時，由於碼長太長，因此在Chipscope中分成了四段進行顯示，由於Chipscope與ModelSim顯示順序不同，因此用相應數字表示了相應的結果順序，可以看出解碼結果均正確。
3.3 解碼性能分析
下面對算法的性能以及工程佔用資源等進行綜合分析，在ISE軟體上的綜合報告中可以查看解碼器在FPGA上的資源使用結果，如表2所示。
通過綜合資源結果可以對解碼器的吞吐率進行計算，公式如下：
式中N為有效碼長，fmax為最大時鐘頻率，td為解碼延遲的時鐘周期數。吞吐率計算結果如表3所示。
4 結論
如今極化碼正越來越受到研究者們的重視，而國內在極化碼解碼算法研究方面有待深入，尤其是在硬體平臺中實現的較少。基於此本文主要針對極化碼的SCL解碼算法進行了研究與優化，並在FPGA上設計了解碼器，最後在Xilinx的VC707開發板上進行解碼器的實現。該解碼器的設計降低了解碼複雜度以及FPGA上的資源消耗，在碼長為512時解碼最高頻率為143.988 MHz，吞吐率為28.79 Mb/s，有較強的工程實用性。
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