cmos帶隙基準電壓源設計

2020-11-24 電子發燒友

cmos帶隙基準電壓源設計

發表於 2017-11-24 15:45:20

　　帶隙是導帶的最低點和價帶的最高點的能量之差。也稱能隙。帶隙越大，電子由價帶被激發到導帶越難，本徵載流子濃度就越低，電導率也就越低

　　帶隙主要作為帶隙基準的簡稱，帶隙基準是所有基準電壓中最受歡迎的一種，由於其具有與電源電壓、工藝、溫度變化幾乎無關的突出優點，所以被廣泛地應用於高精度的比較器、A/D或D/A轉換器、LDO穩壓器以及其他許多模擬集成電路中。帶隙的主要作用是在集成電路中提供穩定的參考電壓或參考電流，這就要求基準對電源電壓的變化和溫度的變化不敏感。

　　帶隙基準技術基本原理

　　基準電壓源已成為大規模、超大規模集成電路和幾乎所有數字模擬系統中不可缺少的基本電路模塊。基準電壓源可廣泛應用於高精度比較器、A/D和D/A轉換器、隨機動態存儲器、快閃記憶體以及系統集成晶片中。帶隙基準電壓源受電源電壓變化的影響很小，它具備了高穩定度、低溫漂、低噪聲的主要優點。

　　

　　

　　其中，VT具有正溫度係數，VBE1具有負溫度係數，則輸出VRef的溫度係數可以調整到接近零。

　　cmos帶隙基準源設計電路

　　為了得到較低的輸出電壓，在兩個電晶體支路上分別並聯一個電阻，根據此原理，設計電路圖［3］如圖2所示。

　　

　　三個PMOS管為同樣寬長的MOS管，均處於飽和工作狀態，根據鏡像原理有：

　　

　　由式（7）可以看出，調節R2/R1與R2/R0的值，就可以得到零溫度係數的電壓輸出值。雖然電阻本身也具有溫度係數，但在此電路中，輸出電壓只與電阻之間的比值有關，所以電阻的溫度係數對輸出的影響很小。

　　CMOS帶隙基準電壓源設計

　　所設計Bandgap主要由啟動電路，基準核心電路，輸出反饋電路構成，以下分別予以討論。

　　

　　 啟動電路

　　為了使電路可以穩定工作，需要一個啟動電路來使電路擺脫每個管子都關斷的零工作狀態。在圖1中，當電路處於零工作狀態時，M5 、M6導通，在電源電壓作用下，使M9、M8組成的反向器導通，從而使M10開啟，使電路回到正常的工作狀態；電路正常工作以後，由於M4管子W/L大於M1、M2、M3，因此其跨導大，留過的電流大，從而使M7導通，將M10的柵極電壓拉高關閉啟動電路，進而使整個電路都處於導通狀態，完成整個電路的啟動工作。

　　基準核心電路

　　基於一次溫度補償技術，基準核心電路中， 電晶體Q1、Q2為使用標準CMOS工藝製造的NPN縱向三極體（BJT）。Q2和Q1的發射極面積的比為

　　

　　

　　設計中集電極採用帶有源電流鏡的差分對電路，這是一種與電源電壓無關的結構。該電路與雙極電晶體Q1和Q2結合得到與絕對溫度成正比的偏置電流。假設M11的源極所帶負載為Ra，Ra減小了M11上流過的電流，因此有：

　　

　　無關，但仍是工藝，溫度的函數。

　　輸出反饋電路

　　該基準提供了Vref1，Vref2的兩個輸出，Vref1是與電源電壓，溫度，工藝無關的帶隙基準電壓輸出，為其他電路提供一個穩定的電壓偏置。M相當於一個源極跟隨器，M12，M13作為負載，選擇適當的W/L使得Vref1輸出穩定。同時，流過M0的飽和電流中一部分反饋給雙極電晶體的基極，作為正確的電流偏置。Vref2則是用於鏡像複製電流，對溫度，電源電壓變化要求不高。

　　電路模擬和仿真結果

　　基於0.5 um CSMC工藝模型，用Cadence的Spectre仿真工具對該帶隙基準電壓源電路進行了溫度掃描和電源抑制比的模擬仿真。溫度範圍為-40℃～80℃，電源電壓範圍為2V～5V。在0.5 um CSMC工藝tt/restypical/captypical/biptypical模型下的仿真所得結果為：溫度係數可達45.53×10-6/℃。

　　

　　由圖3仿真結果表明：在-40～80℃範圍內，帶隙基準電壓源輸出電壓的溫度係數γTC = | （1/ V REF1 ） （ΔV REF /ΔT） | =45.53×10-6/℃。

　　由圖4可以看出，基準電壓Ｖref1在3.3V-3.6V之間隨電源電壓變化很小，當電源電壓大於3.6V，基準電壓Vref1基本保持在1.25V左右。

　　由圖5可以看出，低頻時輸出Vref1電源抑制比最低可達-73.3dB，在100 Hz 內PSRR 《 -72dB，之後逐漸下降，顯示了電路在低頻下具有良好的電源抑制能力，高頻下也有接近-59dB的電源抑制能力。

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