一種降低失調影響的低噪聲帶隙基準電路

　　張 哲，餘先銀，張啟輝（電子科技大學 電子科學與工程學院，成都 611731）

本文引用地址：http://www.eepw.com.cn/article/201909/405218.htm

　　摘 要：基於經典的帶隙基準電路原理，通過優化電路結構和採用寄生NPN電晶體，提出了一種可以降低運放失調電壓和等效輸入噪聲影響的低噪聲帶隙基準電路。利用運放鉗位流過電晶體的電流的比例，降低了運放失調電壓和等效輸入噪聲至帶隙輸出電壓的增益，實現了更穩定的基準電壓輸出。電路設計採用GSMC 0.18 µm工藝，經過Hspice仿真驗證，在2.5 V電源電壓下，基準輸出電壓為1.2 V；在（-40~125）℃溫度範圍內，基準電壓溫度係數為3.16×10 -5 /℃；在10 Hz處，噪聲密度為2.67μV/ Hz √ ，低頻下電源抑制比（PSRR）在95dB以上。

　　關鍵詞：帶隙基準電壓源；降低運放失調電壓影響；低噪聲

　　0 引言

　　基準電壓模塊是數模轉換器（DAC），模數轉換器（ADC）、鎖相環（PLL）等電路中不可缺少的基本模塊，其性能直接影響系統的精度和穩定性，其中帶隙基準電路是應用最為廣泛的一種基準電壓模塊。但是，由於標準CMOS工藝中運放的高失調和高噪聲現象，帶隙基準電壓的精度低，功耗大，並且帶隙基準輸出電壓中包括了放大的運放輸入失調和噪聲，極大地限制了帶隙基準電路在高精度電路系統中的應用 ^[1-3] 。

　　本文在分析帶隙基準電路原理的基礎上，通過優化電路結構和採用寄生NPN電晶體，提出了一種可以降低運放失調電壓和等效輸入噪聲影響的低噪聲帶隙基準電路。利用運放鉗位流過電晶體的電流的比例，降低了運放失調電壓和等效輸入噪聲至帶隙輸出電壓的增益，實現了更穩定的基準電壓輸出。

　　1 電路設計

　　1.1 傳統帶隙基準結構

　　圖1為傳統帶隙基準的等效架構圖。在該電路中，運算放大器用於鉗位 V _X 和 V _Y 點電壓，使得 V_X=V_Y。

　　三極體的電壓電流關係為：

　　圖1中，R ₁ =R ₂ ，於是Q ₁ 和Q ₂ 的集電極電流相等，由於Q ₁ 只有一個「單位三極體」，而Q ₂ 為 n 個「單位三極體」並聯，由式(1)可得到：

　　於是有V_R3=V_BE1-V_BE2=∆V_BE=V_Tln(n)， 其中，ΔV _BE 為不同三極體基極與發射極電壓差的差值，由此得到的帶隙基準電壓V _BG 為：

　　其中，R ₂ 和R ₃ 為同類型的電阻， n 為三極體Q ₁ 與Q ₂的個數比。為了產生零溫度係數的帶隙電壓，要求正溫度係數和負溫度係數相互抵消，即式(3)中， V_T的係數應為1.5/0.087=17.2，即 (1+R₂/R₃)×ln(n)=17.2，由此產生的帶隙基準電壓為V V_BG≈V_BE2+17.2×V_T≈1.2V^[4] 。

　　然而，由於在集成電路製造過程中不可避免會存在工藝偏差，即使在設計時完全對稱的輸入電晶體對，在製作完成後也會出現不對稱的現象，由此產生了運放輸入為「零」而輸出不為「零」的現象，該現象通常稱為「失調」。同時，運放中各個MOS管產生的熱噪聲和閃爍噪聲，也會極大地影響運放的鉗位效果。集成電路領域中，通常將運放的失調和噪聲產生的影響折合到運放輸入端，分別以等效輸入失調電壓 V _OS 和等效輸入噪聲電壓 V _Noise 來表示，均以任意極性疊加在運放輸入端，以相似的方法對電路產生影響，在此用 V _OS+Noise 來代表他們在運放輸入端的整體值。

　　在圖1所示的帶隙基準電路中，考慮運放失調電壓和噪聲電壓之後的輸出電壓為：

　　其中，V _OS+Noise 為運放輸入端的失調電壓和噪聲電壓。那麼由運放輸入端失調和噪聲所引起的輸出端電壓的誤差就等於：

　　由此可見，運放輸入端的失調和噪聲到輸出端的電壓增益等於：

　　即運放的失調和噪聲電壓會被放大(1+R₂/R₃)倍，從而在輸出端引入較大的誤差。如果要使 V _OS+Noise 對輸出的影響儘可能小，則需要(1+R₂/R₃)儘可能小，而根據式(4)，在減小(1+R₂/R₃)時，必須增大ln( n )，這樣才能保證零溫度係數電壓的實現。當(1+R₂/R₃)=2時，則ln( n )約為8.5，由此計算得到的 n (電晶體個數比)為4 915左右 ^[5] 。

　　然而，過多數量的三極體會佔用很大的晶片面積，使製造成本增加，故上述計算得到的電晶體的個數(n=4 915)在集成電路設計中是不合理的(帶隙基準電路中電晶體的個數大約在100以內)。通常電晶體的個數比為8，即n=8，由此可得ln(n)≈2.08，(1+R₂/R₃)≈8.3，導致運放的失調電壓和噪聲電壓V _OS+Noise 被放大8.3倍；即使 n =100，根據式(4)，運放的失調電壓和噪聲電壓V _OS+Noise 也會被放大3.7倍。

　　由此可見，傳統的帶隙基準結構中運算放大器的失調電壓和等效輸入噪聲電壓以極大的倍數放大至帶隙基準電壓輸出端，嚴重惡化了基準輸出電壓的噪聲和穩定性 ^[6-8] 。

　　1.2 降低失調影響的低噪聲帶隙基準電路設計

　　基於帶隙基準原理，利用工藝中提供的寄生NPN晶體 管 ， 提 出 由 N P N 晶 體 管 （ Q ₁ 和 Q ₂ ） 、 電 阻（R₁、R₂、R₃、R₄、R₅、R₆、R₇）、PMOS電晶體M1及運算放大器OP1構成的基準核心電路，如圖2所示。圖中，Q ₁ 與Q ₂ 的發射極面積之比為1：8，電阻R₃=R₄，R₂=R₅。

　　電路功能分析如下：

　　由於電阻R ₁ 兩端的電壓 V_R1=V_BE1，那麼流過 R ₁ 的電流即為 I_R1=V_BE1/R₁，由KCL有流過電阻 R ₂ 的電流I_R2=I_R1+I_QB1，其中 I _QB1 是流過NPN電晶體 Q₁基極的電流。那麼V ₂ 點的電壓就等於：

　　流過 R₅ 的電流等於NPN電晶體 Q ₂ 的基極電流I _QB2 ，那麼帶隙基準電路輸出端電壓 V _OUT 等於：

　　由KCL定律得，V ₁ 的電壓等於：

　　整理得到：

　　為了達到基準電壓的零溫度係數，要求：

　　其中，電晶體的基極發射極電壓 V BE 溫度係數一般為 −1.5mV/K ， 熱 電 壓 V _T 的 溫 度 系 數 一 般 為0.087mV/ K，推算得到：

　　那麼：

　　在TT Corner下， V _BE 為600 mV左右，即：

　　最終基準電壓的值可以通過 R ₇ 和 R ₆ 的比值進行調節。

　　現在闡述一下為什麼這種結構可以有效地減少運放的噪聲和失調對輸出電壓的影響：

　　在理想情況下，如果電路沒有任何噪聲，那麼輸出電壓應該為：

　　現在假如運放存在等效輸入噪聲電壓和等效輸入失調電壓，那麼這個電壓會導致流過 R ₃ 的電流產生波動，進而使得I_C1/I_C2的比例產生波動，從而影響到最終的輸出電壓 V _OUT 。

　　用 V _OS+Noise 來代表運放的等效輸入噪聲電壓和等效輸入失調電壓的整體影響，那麼，在考慮運放的噪聲和失調後，輸出電壓變為了：

　　其中， ∆I _Nois 是運放的噪聲和失調作用於 R ₃ 時使I _C1產生的波動，即噪聲電流。那麼此時，噪聲引起的輸出端電壓的偏差就為：

　　V _R3 是DC下電阻 R ₃ 兩端的壓降。此可見，電阻 R ₃和 R ₄ 上的壓降決定了運放的噪聲和失調對輸出端電壓的影響，電阻R ₃ 和R ₄ 上的壓降越大，運放噪聲到輸出端的電壓增益就會越低。假設DC下R ₃ 和R ₄ 的壓降設計為250 mV，那麼對於10 mV量級左右的失調電壓，該電路的放大倍數為：

　　對於10 µV量級左右的輸入噪聲電壓，該電路的放大倍數為：

　　可見，放大倍數正比於最終的基準輸出電壓值，基準輸出電壓越高，放大倍數越大。為了與傳統結構的帶隙基準電路進行合理的比較，計算該電路V _OUT =1.2 V時的運放失調電壓和運放噪聲電壓至基準輸出的增益，分別為0.956 2倍和0.975 2倍，僅僅為傳統結構放大倍數8.3倍的11.5%和11.7%。

　　由此可見，在這種結構中，運放的失調電壓和噪聲電壓折合到基準輸出端時，均得到了極大地抑制，有效地降低了運放失調電壓和噪聲電壓對基準輸出電壓的影響。

　　2 仿真驗證結果

　　電路設計採用GSMC 0.18 µm工藝，經過Hspice仿真驗證，在（-40~125）℃溫度範圍內，仿真結果如圖3所示，計算可得帶隙基準電壓溫度係數是3.16×10 ^-5 /℃。

　　圖4所示為室溫下基準輸出噪聲電壓的仿真曲線（2.5 V電源電壓，無任何濾波電路），在10 Hz處，噪聲密度為2.67μV/ Hz √ ，在不增加任何功耗和電路複雜度的基礎上，較大的減少了基準輸出電壓的噪聲。

　　圖5所示為帶隙基準電路的電源抑制比曲線，低頻下達到了95dB，高頻下均在0dB以下，說明電路具有良好的電源噪聲抑制能力。若要想繼續提高該電路的高頻PSRR，可以在輸出端接入RC濾波電路，但是會增加電路的成本和面積。

　　參考文獻

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　　本文來源於科技期刊《電子產品世界》2019年第10期第62頁，歡迎您寫論文時引用，並註明出處。