一種用於超高速ADC的輸入信號緩衝器設計

2020-12-06 電子產品世界

作者 胡遠冰 電子科技大學 微電子與固體電子學院(四川 成都 610054)

本文引用地址:http://www.eepw.com.cn/article/201805/380762.htm

  胡遠冰(1989-),男,碩士生,研究方向:模擬集成電路設計。

摘要:提出一種基於TSMC40LP工藝的輸入信號緩衝器,用於12 bit 4 GSPS ADC的緩衝器設計。本緩衝器採用開環源隨器結構,由於工藝角和溫度變化,開環結構的緩衝器的輸出共模將會漂移,導致比較器的輸入共模發生漂移,使得比較器的比較結果發生錯誤。採用Replica共模反饋的方式為主緩衝器提供共模,實現緩衝器的輸出共模的穩定,避免比較器因為共模變化而工作不正常。為了達到線性度的要求,通過疊層源隨器和電容,將輸入信號耦合到源隨器的漏端,避免了短溝道器件的溝調效應。源隨器採用深N阱器件,消除了襯底偏置效應。本源隨器提供強大的輸入信號驅動,避免多通道ADC交織時,相互之間的影響。同時驅動大的電容負載,並提供高質量的輸入信號。後仿真得到源隨器的最小帶寬為9.7 GHz,在1 pF負載,500 MHz,800 mVpp輸入信號時,SFDR為79.86 dB,滿足12 bit 4 GSPS ADC的要求。

0 引言

  輸入信號緩衝器,可以採用閉環單位增益運放的方式實現,這也是最為常見的方式。對於低速ADC而言,可以不用緩衝器,或者閉環運放的方式,而超高速ADC而言,如果不採用緩衝器,通常封裝的寄生電感會使得輸入信號質量變差。高速高帶寬應用的閉環運放穩定性是很難保證的。緩衝器將提供強大的輸入信號驅動,避免多通道ADC交織時,相互之間的影響。同時驅動大的電容負載,並提供高質量的輸入信號。因此對於超高速ADC而言,輸入信號緩衝器是至關重要的模塊之一。源隨器作為ADC的緩衝器,其輸出阻抗低,結合ADC的採樣電容,可以達到寬帶的目的。

1 硬體設計

  常見的源隨器主要有兩種結構:單管源隨器[1](Source follower)和超級源隨器[2](Super-source follower)。

  圖1為單管源隨器電路及其小信號等效電路,通過小信號等效模型可以計算出輸入輸出增益和輸出阻抗。從其表達式也可以看出,輸入輸出增益近似為單位增益,輸出阻抗小,但是輸入輸出的線性度溝道調製效應、襯偏效應(深N阱工藝不受影響)的影響,使得輸入輸出線性度在高頻時迅速變差。


(1)

  由於MOS管的跨導較小,單管源隨器的輸出阻抗較大,要實現大帶寬較為困難,需要較大的功耗。為了進一步減小輸出阻抗,採用負反饋方式的超級源隨器,以輸出阻抗減小環路增益的倍數。超級源隨器及其小信號等效電路[2],如圖2所示。

  當輸入信號保持不變時,輸出減小,使得NM1的漏端也減小,PM1的柵源電壓增大,流過PM1的電流變大,使得輸出電壓增大,實現電壓負反饋,達到穩定輸出的目的。根據KCL方程可以得到超級源隨器的增益和輸出阻抗的表達式:其中rno與rpo分別為NM1與PM1的輸出阻抗;r1與r2為電流源的輸出電阻。

(2)

  假設電流源是理想電流源,與單管源隨器相比具有更大的增益,更小的輸出阻抗。但是超級源隨器仍然存在溝調效應和襯偏效應非理想因素的影響,導致高頻輸出信號的線性度變差。調研發現,有不少的文章都在致力於解決上述源隨器存在的非理想效應[3-6],但是效果不是很理想,不能應用於超高速ADC。

  通過上述的分析,傳統的源隨器與超級源隨器結構均存在溝道調製效應襯底偏置效應,會影響高速ADC輸入信號的線性度,惡化ADC的性能[7]。基於調研分析,採用一種解決溝道調製效應襯底偏置效應的源隨器結構[3-4],同時能夠滿足超高速ADC的線性度要求。圖3為本設計採用的適用於超高速ADC輸入信號緩衝器的基本電路結構。NM1、NM2、NM3、NM4構成源隨器的主要輸入對管。R1、C1解決高頻輸入時的源隨器線性度下降。R3為終端電阻,其共模電壓由共模反饋部分提供。NM5、NM6、NM7、NM8和Amp構成共模反饋。

  本設計所採用的源隨器電路解決了傳統源隨器存在的非理想因素。NM1、NM2、NM3、NM4均為深N阱器件,在設計時不用考慮襯底偏置效應的影響。通過C1、NM3、NM4將輸入信號耦合到節點NA、NB,使得NM1、NM2的漏源電壓變化減小,減小了溝調效應的影響,提高線性度。傳統的設計是不含共模反饋的,對於超高速ADC應用的緩衝器設計共模反饋需要很高的帶寬,在穩定性方面是很難保證的,而且功耗非常大。為了克服輸出輸共模隨溫度和工藝的變化,提出了共模反饋的解決方案,為了滿足超高速ADC的應用,本設計提出了Replica的共模反饋方式,給主源隨器提供共模電壓,將源隨器按比例複製用於共模反饋,那麼共模反饋部分工作在DC狀態,穩定性可以很好地得到滿足,功耗也較低。通過共模反饋的使用,解決了因為工藝角和溫度變化使得輸出共模變化的問題,保證後續比較器能夠正常工作。

  在設計源隨器時,根據ADC的指標來計算,對於12 bit 4 GSPS ADC而言,用SFDR近似SNDR計算:

(3)

  要達到12位精度,SFDR=74 dB,要達到11位精度,SFDR=67.98 dB。

  對於輸入buffer,以單極點近似有:

(4)

  要求在一個周期內buffer的輸出能夠建立到0.5 LSB範圍內:

(5)

  得到輸入buffer的帶寬滿足:

(6)

  考慮工藝角和溫度變化對帶寬的影響,取BW=7 GHz。但實際的時鐘包含上升沿、下降沿以及非交疊時間,建立時間不會達到一個周期,所以建立時間會比一個時鐘周期要短,因此在設計時取帶寬BW=10 GHz。

2 前仿真驗證

  完成源隨器設計後,源隨器負載電容為1.5 pF,200 mV的正弦輸入信號通過4.7 μF電容交流耦合進入源隨器。圖4為Buffer各個Corner下的帶寬前仿真如圖4所示(SSHT最小為10.8 GHz)。

  對源隨器的輸出進行FFT分析,得到不同工藝角下源隨器輸出的線性度(SFDR),如表1所示。

  前仿真可以看到,本次設計緩衝器,在低頻的線性度均在85 dB以上,1.8 GHz輸入信號時,線性度均在71 dB以上,滿足12 bit 4 GSPS ADC的應用要求。

3 後仿真驗證

  在該源隨器經過前仿真驗證後,充分考慮匹配和減小寄生,進行版圖實現,進行寄生參數提取,完成後仿真驗證。圖5為TT Corner下源隨器輸出信號在不同輸入信號頻率時,輸出信號的頻譜,從中可以得到SFDR參數,不同Corner的統計結果如表2所示,與前仿真相比,後仿真線性度有一定的減小,最小帶寬大於9.6 GHz。均滿足12 bit 4 GSPS ADC的要求。

4 結論

  本次設計所提出的源隨器結構,適用於超高速ADC的輸入信號緩衝器,解決了傳統緩衝器存在的溝調效應和襯偏效應。提出了Replica的共模反饋方式,為緩衝器提供共模,解決了ADC緩衝器的輸出共模在工藝角和溫度變化後發生漂移的問題。仿真驗證得到源隨器的低頻線性度均在73 dB以上,奈奎斯特頻率輸入的線性度均在65 dB以上,滿足12 bit 4 GSPS ADC設計需要。

  參考文獻:

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  本文來源於《電子產品世界》2018年第6期第55頁,歡迎您寫論文時引用,並註明出處。

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