IMEC和ASML研發低至1nm工藝的高解析度EUV光刻技術

2020-12-06 電子發燒友

IMEC和ASML研發低至1nm工藝的高解析度EUV光刻技術

IT之家 發表於 2020-12-02 16:28:53

摩爾定律還沒有結束。日媒報導，由於新型冠狀病毒的傳播，近期日本ITF於11月18日在日本東京舉行了網上發布會。

IMEC公司執行長兼總裁Luc Van den hove首先發表了主題演講，介紹了公司研究概況，他強調通過與ASML公司緊密合作，將下一代高解析度EUV光刻技術——高NA EUV光刻技術商業化。IMEC公司強調，將繼續把工藝規模縮小到1nm及以下。

包括日本在內的許多半導體公司相繼退出了工藝小型化，聲稱摩爾定律已經走到了盡頭，或者說成本太高，無利可圖。

在日本眾多光刻工具廠商紛紛退出EUV光刻開發階段的同時，半導體研究機構IMEC和ASML一直在合作開發EUV光刻技術，而EUV光刻技術對於超細鱗片來說至關重要。

IMEC發布低至1nm及以上的邏輯器件路線圖

在ITF Japan 2020上，IMEC提出了3nm、2nm、1.5nm以及1nm以下的邏輯器件小型化路線圖。

▲IMEC的邏輯器件小型化路線圖

上行技術節點名稱下標註的PP為多晶矽互連線的節距（nm），MP為精細金屬的布線節距（nm）。需要注意的是，過去的技術節點指的是最小加工尺寸或柵極長度，現在只是「標籤」，並不指某一位置的物理長度。

這裡介紹的結構和材料，如BPR、CFET和使用二維材料的通道等，已經單獨發表。

EUV的高NA對進一步小型化至關重要

據臺積電和三星電子介紹，從7nm工藝開始，部分工藝已經推出了NA=0.33的EUV光刻設備，5nm工藝也實現了頻率的提高，但對於2nm以後的超精細工藝，需要實現更高的解析度和更高的光刻設備NA（NA=0.55）。

▲符合邏輯器件工藝小型化的EUV光刻系統技術路線圖

據IMEC介紹，ASML已經完成了作為NXE:5000系列的高NA EUV曝光系統的基本設計，但商業化計劃在2022年左右。這套下一代系統將因其巨大的光學系統而變得非常高大，很有可能頂在傳統潔淨室的天花板下。

▲當前EUV光刻系統（NA=0.33）（正面）與下一代高NA EUV光刻系統（NA=0.55）（背面）的尺寸比較。

ASML過去一直與IMEC緊密合作開發光刻技術，但為了開發使用高NA EUV光刻工具的光刻工藝，在IMEC的園區裡成立了新的「IMEC-ASML高NA EUV實驗室」，以促進共同開發和開發使用高NA EUV光刻工具的光刻工藝。該公司還計劃與材料供應商合作開發掩模和抗蝕劑。

Van den hove最後表示：「邏輯器件工藝小型化的目的是降低功耗、提高性能、減少面積、降低成本，也就是通常所說的PPAC。除了這四個目標外，隨著小型化向3nm、2nm、1.5nm，甚至超越1nm，達到亞1nm，我們將努力實現環境友好、適合可持續發展社會的微處理器。」他表示，將繼續致力於工藝小型化，表現出了極大的熱情。

▲強調PPAC-E，在傳統PPAC的基礎上增加了E（環境）的工藝小型化。
編輯：hfy

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  • 製造1nm晶片的EUV光刻機:ASML已完成設計
    論壇上，與ASML（阿斯麥）合作研發光刻機的比利時半導體研究機構IMEC公布了3nm及以下製程的在微縮層面技術細節。至少就目前而言，ASML對於3m、2nm、1.5nm、1nm甚至Sub 1nm都做了清晰的路線規劃，且1nm時代的光刻機體積將增大不少。
  • 光刻技術概述及光刻技術的原理
    1990年代，n1995年，Cano著手300mm晶圓曝光機，推出EX3L和5L步進機； ASML推出FPA2500，193nm波長步進掃描曝光機。光學光刻解析度到達70nm的「極限」。電子束光刻技術不需要掩膜，直接將會聚的電子束斑打在表面塗有光刻膠的襯底上。 電子束光刻技術要應用於納米尺度微小結構的加工和集成電路的光刻，必須解決幾個關鍵的技術問題：電子束高精度掃描成像曝光效率低;電子在抗蝕劑和基片中的散射和背散射現象造成的鄰近效應；在實現納米尺度加工中電子抗蝕劑和電子束曝光及顯影、刻蝕等工藝技術問題。
  • 一文看懂asml光刻機工作原理及基本構造
    在半導體晶片製造設備中，投資最大、也是最為關鍵的是光刻機，光刻機同時也是精度與難度最高、技術最為密集、進步最快的一種系統性工程設備。光學光刻技術與其它光刻技術相比，具有生產率高、成本低、易實現高的對準和套刻精度、掩模製作相對簡單、工藝條件容易掌握等優點，一直是半導體晶片製造產業中的主流光刻技術。
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