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摘要：本文綜述了銅工藝即將面臨的各種變化，包括擴散阻障層(barrier)、電鍍添加劑、覆蓋層以及與多孔超低k電介質之間的整合等。
隨著半導體向45nm工藝的深入發展，銅工藝技術不可避免地要發生一些變化。TaN擴散阻障層物理氣相沉積(PVD)技術可能將被原子層沉積(atomic layer deposition，ALD)技術所取代，之後可能還會引進釕阻障層技術。釕阻障層技術不再需要電鍍種子層，但是其發展狀況將取決於研究結果的進展程度。
電鍍槽中的有機「添加劑」也可能會有所變化，因為有些添加劑最終會被包埋在銅中。儘管有機添加劑的使用可以使沉積得到的銅填充沒有任何縫隙，同時在密集區不會產生沉積過度的情況，因此不會給CMP帶來額外負擔，從而減小了CMP難度，但是包埋在銅裡的雜質會提高電阻係數，並且使銅在退火時不太容易形成大金屬顆粒。
銅工藝也有電致遷移這個嚴重的可靠性問題，它通常發生在銅導線頂部與電介質相接的交界處。可能的解決辦法是在銅表面選擇性地沉積上一層鈷鎢磷化物(cobalt tungsten phosphide，CoWP)或鈷鎢硼化物(cobalt tungsten boride，CoWB)，最終取代Si(C)N覆蓋層，使銅原子遷移受到限制。
金屬顆粒邊界、缺陷和表面造成的電子散射問題也會逐漸突顯出來，因為導線尺寸很小時電子散射效應會使電阻升高。解決辦法包括增大金屬顆粒、減少缺陷數量和增加金屬表面光滑度等。
當然，我們還需要將銅和多孔超低k介電材料整合在一起，該需求會進一步增加銅工藝的複雜度。其中一個問題是這些多孔材料需要一些孔洞密封工藝，人們對其與沉積在上面的擴散阻障礙層之間的相互作用感到擔心，不知道兩者之間是否能夠相互兼容。
銅工藝基礎
自1990年代中期IBM、Intel、AMD和其他IC製造商決定用銅製工藝取代鋁工藝以來，銅工藝的主要優點基本保持不變。銅電阻較小，具有更好的導電性，這意味著內連接導線在具有同等甚至更強電流承載能力的同時可以做得更小、更密集。此外，還可以將銅導線做得更薄，從而減小相鄰導線之間的互相干擾。低電阻還意味著可以提高晶片速度，因為RC時間延遲中的R因子變小了。當然，減小RC延遲的C因子也可以提高速度，這就是為什麼我們對低k電介質感興趣的原因。
VLSI Research Inc.總裁Dan Hutcheson認為，儘管由於早期銅工藝遇到的可靠性等問題給一些人造成了「銅工藝是非常棘手的工藝」的成見，但是現在世界上幾乎每個生產130nm邏輯器件的公司都在使用銅工藝。人們對銅工藝的了解已經非常透徹，而且良品率也很高，有些情況下甚至比相應的鋁工藝還要高。另一方面，當半導體公司向65nm和45nm工藝邁進時，銅製造工藝在某些方面顯然需要進一步改善，包括擴散阻障層沉積方式、覆蓋層類型等。雖然超低k電介質的使用被推遲了，但是人們估計那時也將開始使用超低k材料。這意味著將會出現許多新材料。
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